做电源的这几年，被问到最多的问题之一就是"我原理图照着参考设计抄的，器件也是原厂的，为什么板子一上电纹波就大得离谱、EMI还过不了"。每次遇到这种问题，我第一反应不是看器件，而是让对方把PCB截图发过来——十有八九，问题出在布局上。DC-DC开关电路和普通的线性电路不一样，它是靠高频开关把能量"切碎"再重组，走线里的电流不是平稳的直流，而是带着极高di/dt的脉冲。这些脉冲电流每流过一个环路，就会向空间辐射能量，也会在寄生电感上砸出电压尖峰。所以PCB布局在DC-DC设计里不是"画得好看就行"的收尾工作，而是决定电源能不能稳定、干不干净的核心环节。这篇内容我打算把Buck这类开关电路在布局上最容易翻车的几个点拆开讲清楚，从热回路、输入电容、接地、反馈走线到功率器件摆放，尽量让刚接触电源的朋友也能照着检查自己的板子，同时给做过几款电源的同行提供一些排查思路。
1. 开关电源布局为什么比原理图更"要命"
1.1 原理图正确不等于板子能用
我见过太多人把电源设计当成"选型+连线"的活：在选型软件里确认输入输出范围，照着原厂参考设计抄一份原理图，然后在PCB上把器件摆上去、拉通网络，就觉得大功告成。结果板子回来一测，轻则输出纹波比手册标称值大三五倍，重则一加载就振荡，甚至开关管发热异常。这时候很多人会怀疑是不是器件买到了假货，或者芯片本身有问题，但实际排查下来，绝大多数是布局埋的雷。
根本原因在于，原理图描述的是"电气连接关系"，它默认所有导线都是理想导体，没有电阻、没有电感、没有寄生电容。但在真实的PCB上，每一段铜箔都是一条有电阻和电感的传输线，每一个过孔都是一个电感，每一对相邻的走线之间都有寄生电容。低频电路里这些寄生参数可以忽略，但开关电源的工作频率动辄几百kHz到几MHz，开关瞬间的电流变化率可以达到几十甚至上百A/微秒，此时寄生电感上产生的感应电压V = L × di/dt就非常可观。举个例子，一段1nH的走线，在50A/µs的di/dt下能产生50mV的尖峰电压；而实际上开关回路里的寄生电感往往是几个nH量级，叠加起来就是几百mV的振铃。这些振铃轻则表现为输出纹波上的毛刺，重则导致开关管漏源电压超过耐压值而击穿。
所以布局这件事，本质上是把你原理图里那些"理想导线"还原成真实的物理结构，并且通过摆放位置和走线方式来控制这些看不见的寄生参数。
1.2 布局翻车最常见的三类症状
我在实际调试中把布局问题引发的故障归纳成三类，方便大家对号入座。
第一类是输出纹波超标，尤其是高频毛刺特别大。这种通常指向输入电容离开关管太远，或者热回路面积太大，导致开关瞬间的高频电流绕了一大圈才回到地，沿途的寄生电感把尖峰放大。
第二类是EMI辐射超标，传导发射或者辐射发射测试过不了。这跟环路面积直接相关，因为快速变化的电流环路就等效于一个环形天线，面积越大辐射越强，尤其是SW节点这种电压也在高速跳变的地方。
第三类是稳定性问题，比如轻载时输出电压漂移、动态响应差、甚至自激振荡。这类问题经常是反馈走线被噪声污染导致的，反馈引脚采到了带尖峰的电压，环路就把噪声当成了真实输出，做出错误的调节动作。
这三类症状对应的布局要点各有侧重，下面我一个个拆开讲。
2. 找对"热回路"：Buck电路里那条不能绕远的电流
2.1 开关导通与关断两个阶段的电流路径
要理解布局为什么重要，必须先搞清楚Buck电路里电流到底怎么流的。很多人画板子的时候只关注"网络连对了没",完全没有意识到同一个网络在不同开关状态下，电流路径是发生变化的，而恰恰是两条不同路径围出来的那个面积，决定了大部分EMI和振铃。
以一个同步Buck为例，电路里有上管（高侧MOS）、下管（低侧MOS）、电感、输出电容，以及输入电容。在上管导通、下管关断的阶段，电流从输入电源出发，经过输入电容，流进上管，再经过电感到输出，然后回到地。在上管关断、下管导通的续流阶段，电感里的电流不能突变，它会继续流动，只是改道经过下管回到地，形成续流回路。
这两个阶段里，真正"高频"的部分是输入侧的那段：上管导通那一瞬间，输入电容要向上管提供一大股脉冲电流；上管关断时这股电流又突然切断。电流路径的剧烈切换，就在输入电容 → 上管 → 下管 → 回到输入电容地这个环路里产生。这个环路就是通常说的"热回路"（Hot Loop），也叫高频电流回路。它的特点是电流在这条路径里始终是脉冲形式，而且换流速度快，是EMI和开关振铃的主要来源。
电感到输出那段电流相对平缓，因为电感本身就在抑制电流变化，所以那部分环路的布局压力要小得多。搞清楚这一点，你就明白为什么老工程师总是强调"输入电容要贴着芯片放"——因为输入电容和上下管之间的距离，直接决定了热回路的面积。
2.2 环路面积为什么直接决定辐射和振铃
PCB上两条平行走线之间会形成寄生电感，整条环路围出的面积越大，这个环路电感就越大，同时它对外辐射的效率也越高。可以用一个简单的公式来理解：环形天线的辐射场强与环路面积成正比，与频率的平方成正比。这就是为什么布局工程师会反复强调"把热回路面积压到最小"——这是从根源上削弱辐射，而不是靠后期加屏蔽或者加吸收来补救。
同样的道理，寄生环路电感越大，开关瞬间的振铃就越严重。因为开关管在极短时间内切断或者接通电流，di/dt极大，寄生电感上产生的电压尖峰V = L × di/dt就叠加在开关节点上，形成高频振铃。这个振铃不仅会污染输入输出，还会通过电感和PCB的耦合传到其他电路里。
那么具体怎么压小面积？核心原则是：输入电容的地端和上管的源极（或下管的源极）、以及芯片的GND引脚，这几点的距离尽可能短，最好直接用铜皮连接，让高频电流走最短的路径回去。这意味着输入小电容要紧贴芯片的输入引脚，它的接地端要离芯片的功率地引脚非常近。我一般会把高频去耦电容放在芯片同一面，贴着引脚摆，一侧直接连VIN引脚，另一侧直接连GND引脚，最好不要经过过孔绕到背面。
提示：热回路的面积永远不要用"网络连通了"来衡量，而是要在脑子里画出那条脉冲电流的实际路径，然后问自己：这条路径围出的圈，是不是已经缩到最小了？这一步多花五分钟，能省下后面几天的整改时间。
3. 输入电容的位置博弈：去耦半径与ESL
3.1 大容量电容和高频电容的分工
输入侧通常不是放一颗电容，而是大小配合的一串。很多人不理解为什么要放这么多颗，干脆就放一颗大容量的了事，结果高频毛刺压不下去。这里要把它们的角色分清楚。
大容量电容（比如几十到几百微法的电解或者聚合物电容）主要负责储能，承受整个电源开关周期里输入电流的平均分量，它的任务是维持输入电压的稳定，防止大负载切换时输入被拉垮。这类电容的等效串联电感（ESL）比较大，对高频电流响应慢，所以它放在稍微远一点的位置问题不大。
小容量高频电容（通常0.1µF到10µF的陶瓷电容，尤其是X7R、X5R材质）负责的是高频去耦，也就是给开关瞬间那股脉冲电流提供最短、最低阻抗的回流路径。它的关键是ESL要小、位置要近。位置上，高频电容必须紧贴芯片的输入引脚和功率地引脚，而大容量电容可以放在稍微靠外的地方。如果反过来，把大电容贴着放、小电容放得远远的，那高频电流还是要绕一大圈，去耦效果大打折扣。
我的习惯是至少放两颗陶瓷电容，一颗0.1µF贴得最近，处理最高的频段；一颗几µF的稍微靠外一点，处理中间频段；再外面是大容量储能电容。这样形成多级去耦，覆盖从高频到中低频的整个范围。
3.2 电容到底能离芯片多远
这是实操里最常被追问的问题："电容必须紧贴吗？离1厘米行不行？"我的回答是：对这个高频电容来说，越近越好，近到物理上放不下为止。
原因还是回到寄生电感。电容的地端到芯片地引脚之间的走线，每一毫米大约贡献1nH左右的电感。看起来很小，但在开关瞬间的高di/dt下就不小了。假设走线是5mm，约5nH，在50A/µs的di/dt下，会产生250mV的尖峰，足够让高频去耦几乎失效。而且走线越长，环路面积越大，辐射也越强。
所以实际布局时我会这样做：优先保证高频陶瓷电容的地端到芯片功率地的距离在几毫米以内，最好3mm以内；电容和芯片用同一层铜皮直接连，不经过长的过孔和细线。如果芯片的输入引脚和地引脚在同一侧且相邻，那就把电容跨在这两个引脚上，几乎零距离。如果芯片引脚布局比较分散，就要专门规划一下，让高频电容和芯片引脚坐落在同一块短而宽的铜皮上。
注意：不要为了"看起来整齐"把电容排成一排平行摆放，然后统一拉线到芯片。整齐不代表低阻抗，高频电流只认路径，不认可视效果。
3.3 陶瓷电容的直流偏压特性也会坑人
顺带说一个很多人忽略的点。做去耦的陶瓷电容，尤其是Y5V和部分X7R材质，在加上直流偏压之后，实际容量会大幅下降，有时能掉到标称值的30%甚至更低。这意味着你算出来够用的容量，在真实工作电压下可能根本不够。选型的时候要查一下电容的直流偏压曲线，尽量选封装大一点、偏压特性好的型号。另外，多个小容量电容并联比一个大容量电容的高频特性通常更好，因为并联能进一步降低ESL。
这块虽然不是纯粹的布局问题，但布局和选型是连在一起的：你选了一颗偏压下容量暴跌的电容，又把它放得远远的，那这条去耦路径基本就废了。
4. 接地策略：功率地和信号地的分与合
4.1 单点接地还是整块地平面
接地是电源布局里最玄、也最容易吵起来的话题。有人坚持功率地和信号地要分开，最后单点连接；有人则主张整块地平面，不分割。我的观点是：取决于板子的复杂度和层数，但原则是让高频电流走它该走的路径，同时不让它经过敏感电路的地。
对于简单的两层板，我一般会把功率地（承载大电流、高频脉冲的那部分）和信号地（反馈、使能、控制信号）在物理上尽量分开布局，然后在靠近芯片地引脚的单一位置汇合。这样做的目的是防止功率回路里的大电流在公共地阻抗上产生压降，污染信号地的参考电位。因为信号地是反馈网络的基准，一旦它上面叠加了开关噪声，反馈就会采到错误的电压。
对于四层以上的板子，情况就好很多，因为通常有一整层专门做地平面。这时候我倾向于用完整的地平面，不做刻意分割，而是通过合理的层叠和过孔把功率回流引导到地平面靠近源头的区域。整块地平面的好处是回流路径短、阻抗低，高频电流会自己找最小电感的路径回去。但如果非要在同一层上分割，就一定要保证信号的回流路径不被切断——这是分割地最容易犯的错误。
4.2 多层板的层叠安排很关键
如果你用的是四层板，层叠顺序直接影响电源的干净程度。我常用的层叠是：顶层放器件和关键走线，第二层做完整地平面，第三层做电源平面或者信号层，底层放次要走线和补充地。这样安排的原因，是让高频电流有紧邻信号线的参考平面可用，回流路径就在信号线正下方，环路面积自然就小。
还有一个细节：SW节点（上管和下管的连接点）以及电感连接点这些高du/dt的地方，下方如果有完整地平面，是好事，因为它们对地的寄生电容能让高频能量就近泄放，但前提是这个地是干净的地。如果下方是敏感信号，就要避免，最好挖空处理或者用地铜屏蔽。
对于低频大电流的路径，比如电感输出到负载那条，虽然电流大但变化相对平缓，对地平面完整性的要求没有热回路那么高，但走线一定要宽，压降和发热都要算清楚。我自己算过，1盎司铜、走线宽1mm的情况下，承载2A大致温升可控，但如果要到5A以上，就要加宽到3mm以上或者用多层并联。
5. 反馈网络与控制信号：最容易被噪声偷袭的地方
5.1 FB走线的屏蔽与远离开关节点
反馈引脚是电源的"眼睛"，它看到什么，环路就调节什么。所以这条走线最怕的就是被噪声污染。我遇到过好几次，客户说输出电压在高频上有抖动，最后查出来是FB走线从电感和SW节点旁边经过，耦合了开关噪声，反馈引脚采到的电压带毛刺，环路就跟着乱调。
布局上我的做法是：分压电阻尽量靠近FB引脚放，FB走线尽可能短，并且全程远离SW节点、电感、以及任何承载高频脉冲的走线。如果芯片有专门的FB引脚和地引脚相邻，就把分压电阻跨在这两个引脚上。走线远离高du/dt的区域至少几毫米，如果实在躲不开，可以在FB走线两侧和下方铺地铜做屏蔽，但要注意屏蔽地必须是干净的信号地，不能是脏的功率地。
另外，反馈分压的电阻值选择也有讲究，阻值太高会让走线更容易拾取噪声，一般上分压电阻用几十千欧到一百千欧量级比较合适，具体看芯片手册推荐。电阻放得离FB引脚越近，拾取噪声的走线长度就越短，这一点在做高精度电源时尤其重要。
5.2 使能、模式选择这类信号也别乱走
除了FB，使能引脚（EN）、频率设置、模式选择（比如省电模式跳频）这些控制信号也需要注意。它们虽然不像FB那样直接参与调节，但如果走线过长、从噪声源旁边穿过，可能出现误触发或者时序异常。我一般的处理是这些信号线走线尽量短、尽量在信号层、远离功率回路。
还有一个经常被忽略的是软启动电容和补偿网络。这些器件接在芯片的敏感引脚上，走线同样要短，最好紧贴引脚。尤其补偿网络，它决定了环路的稳定性和动态响应，走线长了引入的寄生电容会改变补偿零点，影响环路。这类小信号的布局原则很简单：能贴着引脚放就贴着，走线尽量短，远离高频大电流区域。
6. 功率器件、电感与散热的具体摆放
6.1 SW节点铜皮的取舍
SW节点是上管和下管的连接点，是整块板子上电压跳变最剧烈的地方，du/dt极高。这里有一个矛盾：从电流承载和散热角度看，希望铜皮大一点；但从EMI角度看，希望铜皮小一点，因为铜皮面积越大，和周围之间形成的寄生电容就越大，耦合和辐射也越强。
我的处理原则是：SW节点的铜皮够用就行，不要为了好看铺一大片。只要能承载电流、能连上电感和下管就够了，尽量做小、做紧凑。同时不要让SW节点的铜皮靠近或者延伸到敏感信号区域上方或下方。有些布局会把这个节点当成普通大电流走线来处理，铺得很宽很大，结果EMI很难过，这就是没理解du/dt和面积的关系。
电感的位置也要注意。电感的磁场是开放的（尤其是非屏蔽电感），会向外辐射磁场。所以不要让电感靠近或者覆盖敏感信号走线，尤其是FB走线。如果用的是非屏蔽电感，最好在电感下方和周围留一定的净空，或者选择屏蔽电感来减小磁场耦合。电感靠近芯片放是对的，但方向要顺着电流走向，避免电感磁场切割其他走线。
6.2 散热过孔和铜皮的处理
功率MOS的发热是个绕不开的问题。芯片底部如果有散热焊盘，一定要用足量的散热过孔把它连到内部或者底层的散热铜皮上，让热量有地方散出去。过孔的数量和孔径要核算，一般每个过孔能提供的热阻有限，多个过孔并联可以显著降低热阻。我通常会在散热焊盘下打9到16个0.3mm的过孔，具体看封装大小和功率损耗。
散热过孔的另一个作用是连接到底层地铜或者专门的散热层，把这些过孔打在功率地区域是最合理的，因为功率地本身就承载大电流，铺铜面积大，散热效果好。但这里也要注意，散热铜皮区域如果和信号地混在一起，同样要保证回流路径不被污染。
还有一个容易被忽略的点是电感的连接铜皮。电感输入输出两端承载的是较大的平均电流加上一定的脉动，走线要宽。同时电感下方的PCB区域，如果放的是非屏蔽电感，最好避免在上面走敏感信号，因为这正是磁场最强的地方。
7. 从问题现象反推布局缺陷：一套可以照着走的排查链路
7.1 纹波大先看哪里
板子做回来发现纹波大，先别急着换器件，按这个顺序查。
第一步，用示波器看输入电容两端的电压波形。如果输入电容上就有明显的开关频率振铃，说明热回路有问题，重点检查输入电容位置和环路面积。如果输入很干净但输出脏，那问题在开关节点到输出这段。
第二步，看SW节点的振铃幅度和频率。振铃频率通常对应回路的寄生电感和电容的谐振点，如果振铃很大，说明环路电感偏大，热回路面积没压小。可以试着在开关管两端并一个RC吸收网络看效果，但根本解决办法还是重做布局。
第三步，看输出纹波的高频成分。如果纹波里主要是开关频率的基波和低次谐波，那可能和电感、输出电容选型有关；如果是叠加了很高的尖峰毛刺，那多半是走线环路耦合进来的，要检查输出电容是否紧贴电感输出端和负载端，以及地回路是否干净。
7.2 EMI超标怎么定位
EMI测试超标，可以先看是哪个频段。低频段（150kHz到几MHz）通常是开关基频及其谐波，问题可能在于环路面积和输入输出滤波。高频段（几十MHz以上）往往是开关的上升下降沿振铃或者寄生振荡，对应的是寄生电感和电容，问题出在热回路和SW节点。
定位手段上，近场探头很好用，可以拿着探头在板子上扫，找出辐射最强的位置，往往就是热回路或者SW节点。找到了再针对性地缩小面积、调整布局。还有一个技巧是临时用手按住或者用铜箔盖住怀疑区域，看辐射是否下降，如果下降明显，那基本就锁定了。
提示：EMI整改里，最有效的往往不是加滤波器或者加屏蔽，而是回到布局本源，把热回路缩小、把SW节点做小、把接地做干净。加滤波器很多时候只是把能量挪了个地方，治标不治本。
7.3 稳定性问题怎么查
如果出现轻载输出漂移、动态响应差、甚至振荡，先查反馈。用示波器看FB引脚波形，如果上面有开关噪声或者毛刺，多半是FB走线耦合了噪声。检查FB走线是否太长得太近噪声源，分压电阻是否紧贴芯片。
第二步看补偿网络。补偿器件是否紧贴芯片，走线是否短。补偿走线长了，会引入寄生电容改变补偿特性。必要的时候可以重新算一下环路补偿，配合示波器测阶跃响应来判断裕度。
第三步看接地。如果信号地和功率地在布局上混得厉害，反馈参考地不干净，也会引起稳定性问题。这种时候可以试着用飞线把信号地单独引到芯片地引脚，验证一下是不是接地的问题。
我自己踩过的一个坑是，一款低功耗Buck在轻载下输出会缓慢漂移，换了好几颗芯片都一样。后来发现是FB走线从电感的磁场区域穿过，轻载时芯片进入跳周期模式，开关频率变化，耦合到FB上的干扰频率也跟着变，环路就一直没稳下来。把FB走线改道、分压电阻贴紧引脚之后，问题直接消失。所以很多时候问题不是芯片不行，而是我们给它的信息不干净。
做DC-DC布局这些年，我最深的一点体会是：不要用连接性思维去画电源板，要用电流路径思维。每次动手之前，先在纸上把那条脉冲电流的实际路径画出来，想清楚它从哪来、经过哪些器件、怎么回到源头，然后想办法把这个圈做小、做短、做干净。剩下的电容摆放、接地、反馈走线，其实都是围绕这一个核心展开的。新手最容易犯的错是只看网络表有没有连对，把布局当成走线游戏，而真正决定电源干不干净的，恰恰是那些原理图上根本画不出来、但在铜皮上真实存在的寄生参数。后面如果你手上有正在调试的电源板，不妨按我上面说的链路一条条对一遍，很多看似玄学的问题，答案其实就藏在布局里。
