FPGA+DDR3实战：MIG IP核配置、硬件设计与上板验证全攻略

先说我印象最深的一个调试经历。板上电，bitstream下载进去，ILA里放了两个小时，init_calib_done就是死活不亮。这个信号是Xilinx MIG IP核校准流程完成的标志，它不拉高，后面所有对DDR3的读写都是空谈。我把MIG配置界面翻了无数遍，最后在一次无意的示波器测量中才发现罪魁祸首是DDR3的VTT电源——0.75V的电压纹波已经飙到近100mV，整个信号判决电平都在阈值附近来回晃。那一刻我真正意识到，MIG IP核配置只是DDR3系统里三分之一的工作，剩下三分之二在硬件设计和上板验证。

这篇文章我就围绕Xilinx MIG IP核配置、DDR3硬件设计、上板验证这三段链路，把实际项目里总结的配置要点、布线规则和排查经验完整过一遍。不管你是正在跑毕业设计的学生，还是刚接手FPGA+DDR3项目的工程师，读完你应该能避开大部分我踩过的坑，也知道遇到问题时该按什么顺序查。

1. 搞懂MIG的职责边界：DDR3为什么必须交给它控制

1.1 DDR3在工作中的三个硬约束

DDR3本质上是一堆电容存储单元，外加一套极其繁琐的访问规则。第一，电容会漏电，所以DDR3必须周期性刷新，刷新间隔tREFI大约是7.8微秒，一旦超过这个时间，存储的数据就可能丢失。第二，寻址结构复杂，DDR3采用Rank、Bank、Row、Column三级寻址架构，一次读写要先ACT激活某一行，再通过CAS命令访问某一列，访问完还要PRE预充电关闭该行。这中间的时序参数多到记不全：tRCD是ACT到读写的间隔，tRAS是ACT到PRE的最小间隔，tRP是PRE到下一次ACT的间隔，还有tRRD、tFAW、tRFC等。第三，DDR3的读写以突发长度为单位，标准固定为BL8，也就是一次burst必须传8个数据。

这三个约束叠加在一起，用纯RTL手动写一个DDR3控制器，少说上万行代码，还要处理DQS相位校准这种物理层的活。很多老工程师对此深有体会——早期没有MIG这类工具时，调DDR2的控制器就够让人脱层皮。MIG（Memory Interface Generator）的核心价值就是把这三件事全部封装起来，用户只需要在配置界面选好颗粒型号和时钟参数，它自动生成控制器、PHY和校准引擎。

1.2 MIG替你扛下了什么

MIG IP核内部大致由三块组成：控制器逻辑、PHY层、校准训练引擎。

控制器逻辑负责Bank调度、命令仲裁和自动刷新。用户逻辑源源不断发读写请求时，控制器要根据当前Bank状态判断是直接读写还是先ACT再读写，同时要在合适的时间插入刷新命令，保证每个Bank都被及时刷新。这部分调度策略直接决定DDR3的实际带宽利用率，用户是看不到也改不了的。

PHY层负责把控制器生成的命令和数据转换成DDR3物理引脚上的信号，比如调整DQ与DQS之间的相位关系、控制ODT片内端接、对齐读写通道的延迟。校准训练引擎就是init_calib_done背后的东西，MIG上电后不会直接进入正常工作状态，而是先执行Read DQS Gate Training、Read DQS Training、Write Leveling等一整套校准流程，只有当这些训练步骤全部通过，init_calib_done才会被拉高。所以这个信号本质上就是DDR3子系统信号完整性的一份“体检报告”。

1.3 用户侧接口：UI和AXI4，怎么选

MIG提供两套用户接口。一套是原始的UI（User Interface）接口，信号名以app_开头，包括app_addr、app_cmd、app_en、app_rdy、app_rd_data、app_wdf_data等；另一套是AXI4接口，把UI封装成AXI4协议。

实际选择时我的判断标准很简单：如果只是想在FPGA逻辑里直接读写DDR3，用UI接口，信号少，时序直观，调试效率高；如果要接MicroBlaze软核、Zynq PS侧或者系统里存在复杂的AXI互联结构，就用AXI4接口。

这里必须提醒一点：UI接口并不是普通同步RAM接口。app_en和app_rdy是握手信号，只有两者同时为高，命令才被接收。写数据通道是独立的app_wdf_*信号，命令通道和写数据通道之间还有个对齐关系。我第一次用MIG时就是把它当成一个大FIFO来写，结果读写请求一直卡在等总线上，折腾了半天才发现是握手逻辑没写对。

2. MIG图形化配置向导里最容易埋雷的几个选项

2.1 Clock Period、数据速率与内存颗粒的关系

打开Vivado的IP Catalog，搜索MIG 7 Series，双击进入配置界面。第一页最核心的参数是Memory Type和Clock Period。DDR3-1600对应的Clock Period是1250ps，DDR3-1333对应1500ps，DDR3-1066对应1875ps。这两个数字背后代表的是DDR3颗粒的等效时钟频率——DDR3-1600的实际引脚数据率是1600Mbps，等效时钟是800MHz，周期正好1.25ns。

很多新手会在DDR3-1600这里把Clock Period填成625ps，理由是“1600除以2不就是800MHz吗，800MHz周期就是1.25ns啊”。问题是625ps对应的是1.6GHz，完全错了。DDR3命名里的数字是数据传输速率，不是时钟频率，这个误区在群里面隔一阵就有人问一次。

Memory Part下拉框里有常见颗粒型号，比如MT41K256M16HA-125。如果列表里没有你的颗粒，点Create Custom Part手动创建，核心要填Row Address Bits、Column Address Bits、Bank Address Bits和Data Width。这些参数直接决定MIG的地址映射和容量计算结果。以MT41K256M16为例，Row=15（32768行）、Column=10（1024列）、Bank=3（8个Bank）、数据宽度16bit，总容量=32768×1024×8×16bit=4Gbit，也就是512MB。少填一位Row或者Column，容量直接减半，颗粒型号看着对了但容量不对，后面容量相关的测试就会出问题。

数据宽度一般从16、32、64bit里选。32bit是最均衡的方案，带宽够用，PCB布线和FPGA引脚压力不大；16bit适合低成本板卡；64bit虽然理论带宽高，但对布线等长、电源完整性、终端匹配的要求都会成倍提高，新手项目不建议一上来就上64bit。

2.2 参考时钟：200MHz为什么是默认首选

MIG配置里的Reference Clock参数，7系列FPGA的DDR3控制器基本都推荐200MHz。原因在于MIG内部的IDELAYCTRL和PLL/MMCM链路对参考时钟有比较严格的要求，200MHz能让内部校准电路稳定工作，MMCM也容易从它合成出DDR3所需的800MHz等效时钟。部分DDR3-1066的老设计可以用100MHz参考时钟，但新设计我建议直接照参考设计的推荐值来，不要在这个参数上标新立异。

物理接口页面里还有System Clock选项，常见三种：No Buffer、Single-Ended Buffer、Differential Buffer。它描述的是参考时钟信号进入FPGA后怎么接入时钟网络。如果你的板子给FPGA送了一个可用的200MHz时钟，选No Buffer最省心，只需要在顶层约束里对sys_clk_i端口做位置约束和时钟约束。选Single或Differential Buffer时，MIG会在内部自动插入时钟缓冲器，对输入时钟的占空比要求更严格。我习惯把参考时钟的输入处理放在FPGA顶层自己控制，再接入MIG，这样时钟来源清晰，排查问题也方便。

2.3 系统复位、ODT与内部Vref

System Reset（sys_rst）信号是低电平有效，要求在校准期间保持有效一段时间，一般建议至少100微秒以上。调试阶段很多人直接绑一个按键，上电后手动按一下再看init_calib_done，这么干在实验室没问题，但量产设备里一定要用电源监控芯片产生复位，或者用上电延时复位电路，否则上电初始时刻复位不干净，校准流程可能从错误状态开始。

ODT（On-Die Termination）选项在内存选项页面里，默认的RZQ/6、RZQ/4这些值一般是经过大量验证的，除非PCB仿真证明需要调整，否则不建议改。RZQ是DDR3颗粒内部的240Ω参考电阻，RZQ/6等于40Ω，RZQ/4等于60Ω。ODT数值越大，接收端端接越强，反射越小，但信号幅度和功耗也会受影响。量产项目里ODT最终值要结合IBIS仿真验证，而不是随便挑一个看着顺眼的。

内部Vref选项默认开启。开启后MIG使用内部参考电压，省掉外部VREF发生器和精密分压电阻。只要颗粒支持，保持默认就行。如果选外部VREF方案，硬件设计上必须留测试点，因为DDR3的VREF精度要求是±2%，这个点不实测很难放心。

3. DDR3硬件设计：投板之前必须检查的五个维度

3.1 电源设计：四组电压和它们的脾气

DDR3系统电源按分工可以分四组：VDD、VDDQ、VTT、VREF。VDD是核心工作电压，VDDQ是输出驱动电压，标准DDR3两者都是1.5V，DDR3L是1.35V。VTT是端接电压，数值等于VDDQ的一半，标准DDR3就是0.75V，主要用于地址、命令、控制线末端的上拉端接。VREF是输入判决参考电压，通常也取VDDQ的一半。

最容易出问题的是VTT。地址和控制线末端通常有到VTT的上拉电阻（典型49.9Ω），总线翻转时这些电阻会持续从VTT吸取或灌入电流。VTT不仅要电压准，还要能快速响应电流变化。用输出能力不足的LDO给VTT供电，负载一波动电压就跟着晃。我排过一个偶发性init_calib_done失败的案子，用万用表量VTT是0.748V，看着很正常；换成示波器量，纹波接近100mV。后来把VTT那路电源换成低噪声、大电流的DC-DC模块，问题彻底消失。从那以后我排DDR3问题第一件事永远是上示波器看电源波形。

VREF也不建议直接从VTT用两个大电阻分压。电阻分压精度容易被温度影响，而且VTT上的噪声会直接耦合到VREF上。最好用专门的VREF生成器件，或者用MIG的内部Vref功能。顺便提一句XADC，7系列FPGA内置的XADC可以监控FPGA内部电压和温度，如果你把DDR3的几组电源电压通过电阻分压引到XADC的模拟输入通道，就能在FPGA逻辑里实时读电压，这个技巧在长时间跑老化测试时特别好用。

上电时序同样要核对。DDR3规范要求VDD和VDDQ必须基本同步上升，VTT不能早于VDD提高，时序不合格会导致颗粒进入未定义状态。多路DC-DC的EN引脚建议用电源时序芯片或RC延时保证上电顺序。

3.2 信号分组、阻抗和等长规则

DDR3的PCB布线核心思想是“分组管理”，因为速率最高的数据线和速率相对较低的地址命令线，对等长的要求完全不同。

数据线是带宽最高、时序裕量最紧的一组。每一字节通道（8位DQ加对应DM和一对DQS）是独立等长组，组内DQ/DM/DQS之间尽量等长，误差建议控制在±20mil以内；DQS差分对内部的正负信号要严格等长，误差控制在±5mil。不同字节通道之间不需要严格等长，MIG校准时会对每个字节通道的DQS独立对齐。

地址、命令、控制线是另一个大组，包括A[14:0]、BA[2:0]、RAS_n、CAS_n、WE_n、CS_n、CKE、ODT等。这些信号速率比DQ低，但因为是“一对多”拓扑，要特别注意从FPGA到多片DDR3颗粒的飞行时间一致性。成熟的做法是照厂商参考设计走Fly-by架构，让地址、命令线从控制器到每个颗粒依次路过，最后一个颗粒的位置再放VTT端接。

时钟信号CK_p/CK_n是全系统最敏感的信号。它不仅要自差分对内等长，还要和DQS以及地址控制组保持可接受的时序关系。参考值一般是DQS与CK之间的偏差控制在±100ps左右，FR4板材上大约对应0.5到1.5mm的走线长度差异。如果层间过孔较多，过孔延迟也要算进去。

3.3 终端匹配：板级电阻和ODT怎么配合

DDR3终端设计容易搞混的一个点是：到底要不要在板级加终端电阻。

数据线这类点对点信号，一般依赖DDR3颗粒内部ODT即可，板级不需要再并联终端电阻。ODT由MIG在控制器运行过程中动态控制，用户只需要在MIG配置里选好值。如果多片DDR3挂在同一条数据总线上，就要特别关注rank切换时的ODT动态配置，这种场景建议找厂商参考设计来抄。

地址、命令、控制线则相反。因为是一对多，信号到达每个颗粒的时间不同，反射比较明显，通常需要在走线末端加VTT上拉，典型阻值49.9Ω或39Ω，具体看驱动能力和走线特性阻抗。这个上拉网络在PCB上一般排成排阻或电阻阵列，务必靠近最后一颗DDR3颗粒放置。

还有一个容易被忽略的电阻是DDR3颗粒ZQ引脚上的240Ω外部电阻。DDR3内部校准电路以ZQ的外部电阻为基准校准输出驱动阻抗和ODT阻值，这个电阻必须用精度1%的240Ω，走线要短，而且直接接地。好几块自制板卡校准失败，最后查下来就是ZQ电阻焊错成了200Ω或者干脆漏焊。

3.4 颗粒引脚图：x8和x16的差异

画原理图之前先得搞清楚所选DDR3颗粒是x8还是x16。x16颗粒的一对DQS对应8个DQ加1个DM，一片x16颗粒内部有两个字节通道，所以有2对DQS、2个DM；x8颗粒只有一个字节通道，只有1对DQS、1个DM。MIG例化时，ddr3_dqs_p/n的位宽等于数据总线宽度除以8，比如32bit数据总线需要4对DQS。

如果原理图上DQS的排列顺序和MIG生成的引脚约束文件不一致，比如DQS[0]接在了高字节上，上板测试会出现整个字节通道数据全部错误或者校准失败。这类问题用逻辑分析在FPGA内部根本查不出来，必须对照原理图和MIG的phy_pins.xdc逐项核对。我的习惯是在原理图阶段就做一次脚本化比对，把phy_pins.xdc里的引脚网络和原理图网络名逐项比对，等PCB投出去再发现，时间成本就高了。

4. 从IP生成到跑通bitstream：例化、约束和编译

4.1 用Example Design快速验证环境

MIG配置完成后不要急着关界面，先点Open IP Example Design，Vivado会自动生成一个以当前IP为基础的完整示例工程。这个工程里包含了顶层例化、引脚约束、时钟约束、仿真testbench和简单的读写测试逻辑，是绝佳的参考模板。

示例工程顶层叫example_top，里面实例化了你的MIG IP，还带了时钟模块、复位逻辑和ILA调试核。你可以直接对这个工程做综合和实现，生成bitstream后下载到板子，通过ILA观察init_calib_done和读写测试结果。新人不习惯用这个功能，总觉得“IP生成完自己例化不就行了”，但MIG的例化接口比普通IP复杂，像ddr3_dqs_p、ddr3_dq、app_wdf_data、app_rd_data这些信号，手写例化时只要一个位宽写错，综合就乱套。先跑通示例工程再改自己的顶层，能省下大量排查时间。

4.2 顶层例化代码详解

下面给一个简化但结构完整的MIG例化示意，信号位宽请以你自己IP生成时的实际配置为准：

ddr3_controller u_ddr3 ( .sys_clk_i (clk_200m), .sys_rst (sys_rst_n), .ui_clk (ui_clk), .ui_clk_sync_rst(ui_rst_n), .init_calib_done(init_calib_done), .phy_rdy (phy_rdy), .app_addr (app_addr), .app_cmd (app_cmd[2:0]), .app_en (app_en), .app_rdy (app_rdy), .app_rd_data (app_rd_data), .app_rd_data_valid (app_rd_data_valid), .app_rd_data_end (app_rd_data_end), .app_wdf_data (app_wdf_data), .app_wdf_wren (app_wdf_wren), .app_wdf_rdy (app_wdf_rdy), .app_wdf_end (app_wdf_end), .ddr3_reset_n (ddr3_reset_n), .ddr3_cke (ddr3_cke), .ddr3_ck_p (ddr3_ck_p), .ddr3_ck_n (ddr3_ck_n), .ddr3_cs_n (ddr3_cs_n), .ddr3_ras_n (ddr3_ras_n), .ddr3_cas_n (ddr3_cas_n), .ddr3_we_n (ddr3_we_n), .ddr3_odt (ddr3_odt), .ddr3_addr (ddr3_addr), .ddr3_ba (ddr3_ba), .ddr3_dq (ddr3_dq), .ddr3_dqs_p (ddr3_dqs_p), .ddr3_dqs_n (ddr3_dqs_n), .ddr3_dm (ddr3_dm) );

MIG的UI地址是按burst粒度编址的。用户逻辑里可以把它当成普通RAM地址用，不需要自己去拼Row、Column、Bank。真正要小心的是读写握手的对齐。

命令通道的app_en/app_rdy握手比较直观。写数据通道有个容易踩的坑：app_wdf_wren置高的同时，必须确认app_wdf_rdy为高，否则这次写数据不会被接收。如果写数据和写命令之间错位太远，控制器可能报错或者数据错乱。稳妥的写法是发出一笔写命令后拍一拍再发对应的写数据，或者用乒乓缓存把数据对齐好。

4.3 约束文件：时钟要自己改成实际频率

MIG会生成一组约束，包括phy_pins.xdc（引脚分配）和timing.xdc（时序约束）等。但有一个点必须注意：MIG并不知道sys_clk_i的实际频率是多少，它的内部约束是按你在配置里填写的时钟期望来生成的。如果你的系统时钟用的是150MHz而不是MIG期望的200MHz，你需要手工在顶层XDC里对sys_clk_i重新create_clock，否则实现后的时序分析完全不正确。

create_clock -name sys_clk -period 5.000 [get_ports clk_200m]

period单位是ns，200MHz对应5ns。如果你用MMCM/PLL对输入时钟做了分频或倍频再接给MIG，MMCM的输入时钟约束也要一起写好。漏掉sys_clk_i的时钟约束，最典型的结果是综合实现后大量路径显示没有约束或者一大堆violation，但RTL例化本身不报错，容易被忽略很久。

DDR3物理引脚约束不能随意删改。如果板子的DDR3引脚排列和MIG默认生成的不一致，正确做法是回到MIG配置界面的Pin Out页面重新调整引脚分配，而不是直接改phy_pins.xdc。手动改phy_pins.xdc经常会漏掉配套的延迟约束，导致校准稳定性问题。

4.4 时序收敛里最常踩的坑

DDR3控制器跑到1600Mbps时，用户逻辑侧的UI时钟频率也不低，常见200MHz或400MHz，具体取决于MIG配置。很多设计瓶颈不在MIG本身，而在用户逻辑和UI接口之间的组合逻辑太长。读回数据到用户逻辑之间不要加太深的组合逻辑，如果必须做复杂处理，建议先用寄存器打一拍再做运算。

这里顺带把建立时间和保持时间讲透。FPGA内部每个触发器都有最小建立时间和保持时间要求，数据在时钟沿到来之前必须稳定一段时间（建立），时钟沿之后也必须稳定一段时间（保持）。不满足这两个窗口，触发器输出可能进入亚稳态。Vivado的时序报告能看到所有路径的slack，如果MIG相关路径出现负slack，优先看跨时钟域是否做了同步，再看组合逻辑是不是太深。7系列FPGA触发器的具体建立/保持时间数值在器件手册里有，实际工作中不用死记，保证slack为正即可。

5. init_calib_done拉不高？我的排错顺序和完整链路

5.1 排错第一步：把软件侧先走干净

遇到init_calib_done拉不高，我先不着急动示波器，而是把软件链路排查一遍。顺序很固定：

• 确认MIG IP有没有重新生成，例化代码是不是旧版本。
• 确认综合和实现没有致命Warning，特别是PHY引脚与约束文件不一致的Critical Warning。
• 用Open IP Example Design跑一遍实现，直接下载到板子，看init_calib_done能不能亮。如果示例工程能亮，问题基本在自己的顶层例化；如果示例工程也不亮，果断往硬件方向查。

这步的价值是把“软件配置问题”和“硬件信号完整性问题”快速分开，不要一上来就到处量波形，那样容易越查越乱。

5.2 时钟与复位：第一嫌疑对象

MIG校准流程对参考时钟的稳定性和精度非常敏感。复位释放后，如果ref_clk幅度不够或者频率偏差超过几个百分比，init_calib_done基本不会亮。检查方法很简单：先用示波器量FPGA参考时钟输入引脚，确认波形幅值、频率、占空比；然后在FPGA内部挂ILA观察。

系统复位要求在校准期间保持有效足够长时间。调试时很多人直接把复位绑在按键上，手动按一下释放，这不叫错，但要注意MIG的复位移除必须在时钟稳定之后。如果复位早于时钟稳定就释放，校准可能从错误状态开始。量产设备务必用电源监控芯片产生的复位，或者用RC延时复位电路。

5.3 供电电压：纹波、压降、上电时序缺一不可

电源排查不能只拿万用表量平均值。我的实际经历是万用表显示VTT=0.748V看起来很完美，示波器一上就发现纹波接近100mV。建议测量点包括VDD/VDDQ纹波（一般不超过±30mV）、VTT纹波（同样控制在±30mV以内）、VREF纹波（要求更严）。同时要注意FPGA端和DDR3端的实际压降，多层板大电流路径上几十毫伏的压降是正常的，但别让DDR3端电压低于手册下限。用万用表测FPGA供电引脚和DDR3供电引脚之间的直流压降，如果超过100mV，就要考虑加宽电源平面或者增加过孔。

XADC在这里能派上用场。它虽然主要监控FPGA内部电压，但如果板子上把DDR3电源通过分压电阻引到了XADC的辅助模拟通道，就可以在Vivado里实时监控DDR3的几组电压。这个技巧在长时间老化测试时特别值钱。

5.4 引脚映射：原理图和XDC比对

引脚映射问题隐蔽性极强，它不会在综合时报错，只会让你在校准或者读写测试时看到莫名其妙的现象。最常见的情况是某个字节通道的DQ顺序和XDC不一致，或者DQS极性接反，或者DDR3_RESET、CKE、ODT被接到了普通bank而不是HP bank。

建议所有DDR3项目在原理图阶段就做自动比对，用脚本把phy_pins.xdc里的引脚名和原理图网络名逐项比对。PCB已经投了才发现引脚映射问题，往往只能改约束、改不了硬件，造成极大的返工成本。如果怀疑引脚问题又已经投产，可以把MIG示例工程下载进去，通过ILA观察每个字节通道的训练是否单独失败，再用示波器量DQS物理引脚确认。

5.5 DQS与CK：示波器上看对准情况

电源、时钟、引脚都确认无误，init_calib_done依然拉不高，问题大概率出在DQS与CK的相位关系上。DDR3校准流程中Read DQS Gate Training的核心就是让控制器找到DQS的有效窗口，如果PCB上DQS与CK的传播延迟差异太大，超出校准范围，训练就会失败。

这类问题排查比较麻烦，因为MIG不会把训练失败的具体原因输出到用户接口。常用手段是：在DDR3的CK和DQS引脚上用高带宽示波器看波形，确认DQS幅度正常、没有stub反射；再对比同一字节通道里DQS与CK的相位关系是否稳定。注意DQS在空闲状态是高阻，示波器量到的可能是悬空线的波形，这是正常的，不要误判。要抓DQS真实波形，得在训练流程进行时触发。

5.6 校准失败的本质：你在和时间裕量较劲

做过的DDR3项目多了以后，我越来越觉得init_calib_done就是信号完整性的“体检报告”。MIG训练的每个步骤，本质都是在找稳定的采样窗口。窗口被压缩到接近0时，任何一点温度变化、电源噪声、甚至邻近开关电源的电磁骚扰，都可能让校准随机失败。很多“偶发失败”的项目，最后都是因为某段走线参考平面被切断，或者VTT端接电阻离颗粒太远。与其死磕某个信号的波形，不如检查整个链路：阻抗、参考平面、电源完整性、邻近干扰。

6. 读写测试和常见错误模式：怎么确认DDR3真的能稳定工作

6.1 仿真阶段：example design已经帮你写好testbench

MIG生成的示例工程里自带仿真testbench（example_tb.v），会执行复位、等待init_calib_done、对DDR3做一轮简单读写测试并打印结果。用它做RTL仿真起点完全够用，但它只能验证用户接口逻辑和MIG内部代码逻辑是否正确，完全覆盖不了PCB布线、电源噪声这类真实物理问题。有的团队把仿真跑通了就认为DDR3这关过了，到板子调了几天又回头查逻辑，很浪费。仿真通过只是个必要条件，不是充分条件。

6.2 上板验证：测试逻辑怎么设计

真正有效的上板验证要同时做两件事：持续遍历地址空间，以及引入多种数据模式。

一个简化版测试状态机可以长这样：

localparam IDLE = 3'd0; localparam WRITE = 3'd1; localparam READ = 3'd2; localparam COMPARE = 3'd3; always @(posedge ui_clk) begin case (state) IDLE: begin if (init_calib_done) state <= WRITE; end WRITE: begin if (app_rdy && app_en) begin app_cmd <= 3'b000; // 写命令 app_en <= 1'b1; app_addr <= addr_cnt; state <= READ; end end READ: begin if (app_rdy && app_en) begin app_cmd <= 3'b001; // 读命令 app_en <= 1'b1; app_addr <= addr_cnt; state <= COMPARE; end end COMPARE: begin if (app_rd_data_valid) begin if (app_rd_data != expect_data) error_cnt <= error_cnt + 1; addr_cnt <= addr_cnt + 1; state <= WRITE; end end endcase end

这段代码省略了写数据通道，实际使用时需要额外处理app_wdf_wren和app_wdf_data。测试数据不要只用同一个常数，建议依次写入0xA5A5A5A5、0x00000000、0xFFFFFFFF、0x5A5A5A5A这种边界型数据，再加一种地址相关数据，比如{addr[7:0], 8'hXX}，这样能覆盖大多数静态故障。地址遍历要覆盖首地址、末地址、跨页地址、跨Bank地址、跨Row地址，这些位置的时序差异最明显。

数据比对建议在FPGA内部完成，连续跑多轮，记录错误次数，观察是否偶发错误。偶发错误很坑，因为下次读写很可能就掩盖了，如果测试逻辑只做一次对比再打印结果，基本发现不了。

6.3 典型错误模式：现象与根因对照

下面这张表是我实际调试中遇到的错误模式归纳，上板调试时可以直接对号入座：

还有一个容易忽略的现象：DDR3数据线如果有一根在PCB上断线或虚焊，读回数据可能不是全零，而是固定某一位为高或低。用示波器量DQ引脚基本能直接看出来——空闲时应该正常，读写时波形缺少翻转。

我自己的调试心得是不要只写一个简单的“写一遍读一遍”测试，因为这种测试通过只能说明DDR3的静态链路是通的。至少留一个可以在ILA里触发的连续读写计数器，完整地址遍历加多数据模式跑上几万轮，才能对DDR3子系统的稳定性有信心。如果是量产项目，建议再加上温度循环和电压拉偏测试，这两个条件下暴露出来的问题，往往才是真正要命的问题。

最后说点实在的。我排DDR3问题的顺序基本固定在“时钟→复位→电源→引脚→信号完整性→逻辑”，这个优先级是根据踩坑概率排出来的。MIG配置和逻辑代码如果出错，一般在综合、实现、仿真阶段就会报错；硬件侧的问题隐蔽得多，一个去耦电容放远了几毫米、一段走线参考平面被割裂，都可能让init_calib_done和你无缘。另外建议所有DDR3项目在投板前，把MIG生成的phy_pins.xdc、DDR3颗粒手册、原理图Pin List三份文件导出到一个目录，做成版本化检查表。等上板调试那天你会感谢自己这个决定，它能在你焦头烂额时帮你省下一整天的排查时间。