从逻辑门到完整4位ALU：手把手搭建CPU算数核心

如果问一个学计算机的人，CPU里最核心的部件是什么，十有八九会回答ALU。但不少人学完计算机组成原理，ALU始终是课本上那个模糊的方块图，里面到底怎么工作，完全没概念。我当初也是这样——直到自己动手用逻辑门搭了一个4位ALU，才真正明白一条加法指令是怎么被电路算出来的。

这篇文章我就把整个过程完整写出来。我会从最基础的逻辑门开始，一路搭出半加器、全加器、4位行波进位加法器，再配上逻辑运算单元和多路选择器，最后组成一个支持加减法和多种逻辑运算的完整4位ALU。整个过程用仿真软件就能完成，不需要买任何硬件。适合正在学数字电路、计算机组成原理的同学，也适合想重新理解底层原理的软件工程师。我尽量不写废话，每一步都会解释"为什么这么做"，调试时容易踩的坑也一并列出来。

1. 4位ALU：先搞清楚要做个什么东西

1.1 ALU在CPU里的角色，以及我们这次的目标

ALU的全称是Arithmetic Logic Unit，中文叫算术逻辑单元。CPU取指后送进控制器，由控制器产生运算指令，真正执行计算的就是ALU。工作流程可以理解成：控制器按照指令内容，告诉ALU"这次是a加b还是a与b"，ALU把两个操作数拿过来，按控制信号执行对应操作，然后把结果和几个状态标志送回处理器。你写的高级语言里的a + b，最终落到底层，就是ALU里一组逻辑门在做机械式的真值表匹配。

4位ALU就是一次只能处理4个比特的ALU，操作数范围是0~15。这个规模非常合适教学，因为每个模块都能看得见摸得着。但规模小不代表简单，麻雀虽小五脏俱全——进位、溢出、符号标志，一个都少不了。学懂了4位的原理，扩展到8位、16位、32位无非是复制粘贴加布线的事。设计之前先列需求清单，我给自己定的目标：

• 支持两种算术运算：加法（A + B）和减法（A - B）
• 支持四种逻辑运算：按位与（AND）、按位或（OR）、按位异或（XOR）、按位取反（NOT A）
• 输出4位结果F[3:0]
• 输出四个标志位：零标志Z、符号标志N、进位标志C、溢出标志V
• 用3位控制信号S[2:0]选择8种功能

1.2 为什么用3位控制信号，而不是拉8根控制线

有人可能会想，8种功能直接上8根控制线，哪根线拉高就执行哪个功能，不也挺直观吗？可以，但代价是控制线数量随功能数量线性增长。16种功能要16根线，256种功能要256根，这种方案在真实芯片上根本不可行。所以业界习惯用一小段二进制编码去选功能，再用内部译码逻辑把控制信号翻译成具体操作。3位二进制编码能表示8种状态，刚好覆盖我们要的8个功能，这就叫"用较少的线传指令，用电路内部的开销换外部的引脚数"。

我设计的功能编码表如下，后面的所有模块都围绕这个表转：

这个编码不是标准答案，完全可以按需调整。设计ALU最忌讳一上来就画门电路，先把功能表定下来，后面等于按图索骥。

1.3 模块化设计：把大问题切小

整个ALU直接画会很花眼，所以我把它切成三层。第一层是算术单元，核心是一个加法器，减法靠补码转成加法实现。第二层是逻辑单元，四个逻辑运算并行算出结果。第三层是多路选择器，根据控制信号从所有候选结果中选出一路接到输出。每一层都是独立模块，可以单独测试、单独调试。这样排错的时候不用盯着整张电路图发呆，哪个模块输出不对就查哪个模块。模块化是数字电路里最基本也最重要的工作方法，后面做任何复杂系统都会用到，养成这个习惯越早越好。

2. 逻辑门基础：搭之前先吃透这几种门

2.1 基本逻辑门的规则，以及TTL芯片的隐藏陷阱

逻辑门是数字电路的基本积木，三种最基础的是与门、或门、非门。与门（AND）的规则是"全1才为1"，输入A和B，输出Y = A·B。拿生活场景类比就是串联电路：两个开关都闭合灯才亮。或门（OR）的规则是"有1即为1"，Y = A+B，类比是并联电路：任何一个开关闭合灯都亮。非门（NOT）最简单，输入什么就反什么，Y = ~A。

如果你打算用TTL芯片在面包板上实搭，有一个隐藏陷阱必须知道：TTL芯片悬空的输入引脚会被自动当作高电平。我当年搭电路时突然所有输出都是1，查了好几个晚上，最后发现是一根数据线没接，端口悬空被当成了1。CMOS芯片则相反，悬空输入容易导致逻辑不定，就读出一些乱七八糟的值。所以无论用哪种工艺，不用的输入引脚都一定要处理好，要么接地、要么上拉，绝不能悬着不管。

2.2 异或门：ALU里的"万金油"

实际搭建时会发现，用得最多的其实是异或门（XOR）。异或的规则是"相异为1，相同为0"，Y = A ⊕ B。这个门在ALU里地位极高，因为它的行为太巧妙了：如果B接0，Y = A，数据原样通过；如果B接1，Y = ~A，等价于取反。再配合"两个相同数异或得0"这个特性，它既能做比较，又能做可控取反器，后者正是减法电路的核心。

如果手里没有现成的异或门，用基本门也能搭出来，常见表达式是：

Y = (~A · B) + (A · ~B)

也可以用与非门更省元件地实现：Y = (A + B) · (~(A · B))。建议动手在仿真软件里搭一遍，体会一下不同实现方式的差别，后面接减法器时你会感谢自己做过这个练习。

2.3 搭建工具选型：仿真软件还是面包板

我强烈建议第一步先用仿真软件，而不是急着买面包板。免费好用的工具推荐三个：Logisim，开源免费，专为教学场景设计，拖拖拽拽就能画电路，自带测试引脚，很多大学的数字电路课程都用它；Digital，跟Logisim类似但界面更现代，支持HDL命令，适合再进阶一点的人；如果你只是临时想试试，也可以用浏览器版逻辑电路模拟器。

Logisim里搭逻辑门的具体操作很简单：新建电路后，左侧工具栏选择AND Gate拖到画布，再配合Pin组件做输入输出，连线直接拉就行。双击门组件可以改位宽，把1-bit改成4-bit这一步非常关键，能省掉大量重复布线。如果你坚持上真实面包板，常用的TTL芯片有74LS08（四2输入与门）、74LS32（四2输入或门）、74LS86（四2输入异或门）、74LS04（六反相器）、74LS283（4位二进制加法器）、74LS153（双4选1多路选择器）。面包板方案的优点是手感真实，能测电压看真值，缺点也很明显，连线多了极容易乱，排查接触不良非常费时。我自己的习惯是先在仿真里把逻辑完全跑通，再考虑实搭，这样物理层面之外的问题基本已经排干净了。

3. 算术单元搭建：加减法的核心电路

3.1 半加器：加法的最小编码

一位数加法只有4种情况：0+0=0，0+1=1，1+0=1，1+1=10。最后一种出现了进位，这是加法器要解决的第一个问题。半加器（Half Adder）只做一位加法，输入A、B，输出S（和）与C（进位），逻辑表达式：

S = A ⊕ B C = A · B

比如1+1时S=0、C=1，二进制结果就是10。可以把它想成两个水桶，一个装本位结果，一个装满了溢出来的部分。"半"字的含义是它没有考虑从更低位传来的进位，所以只能用在多位数加法的最低位。为什么半加器没法用于其他位？因为中间每一位都可能收到来自低位的进位，半加器没有这个输入口。

3.2 全加器：多位数加法的基础单元

全加器（Full Adder）补上了进位输入Cin，输入三个信号：A、B、Cin，输出S和Cout，逻辑表达式：

S = A ⊕ B ⊕ Cin Cout = (A · B) + (Cin · (A ⊕ B))

这里不建议死记真值表，最好记表达式和构造思路。全加器可以看作两个半加器拼接：先用一个半加器把A和B相加，得到中间和与中间进位；再用第二个半加器把这个中间和与Cin相加，得到最终的和；最后把两个进位做逻辑或，合并成最终进位Cout。这个结构画电路图时特别清晰，也很好验证——你甚至可以把它拆成两层，一层算"AB本位是否产生进位"，另一层算"AB本位是否有1能跟Cin一起进位"。

3.3 4位行波进位加法器：串联的艺术

把4个全加器串联起来，每个全加器的Cout接到下一个全加器的Cin，就得到了4位行波进位加法器（Ripple Carry Adder）。名字很形象——进位像波浪一样从低位向高位逐级传递。输入是两个4位加数A[3:0]、B[3:0]，输出是4位和F[3:0]，以及最高位进位C4。

这个电路简单，缺点也非常明显：慢。第0位的进位要经过第1位、第2位才能传到第3位。假如每一级全加器的进位传递要经过2到3个门延迟，4位串起来就是6到12个门延迟。位数一多，延迟成倍增长，16位加法器已经可能拖慢整个处理器。工程上解决这个问题会用超前进位加法器（Carry Lookahead Adder），提前算出每一位的"生成信号G"和"传播信号P"，让进位并行计算，不再逐级等待。4位ALU教学里通常不做超前进位，但我建议学有余力的朋友去了解一下，这是理解现代CPU加法器的关键一步。

3.4 减法：把减法变成加法做

减法的核心思路是补码：A - B = A + (~B + 1)。~B是B按位取反，再加1就是B的补码，也就是它的相反数。这样一来，减法器只需要在加法器上多加一点逻辑：把B的每一位都过一个异或门，控制信号Sub接异或门的一个输入。Sub=0时B原样进入加法器，Sub=1时B全部取反；再把进位输入Cin设成1，就补上了那个额外的1。

这个设计非常优雅：一排异或门加一条控制线，加法器立刻升级成加减法器。网上很多ALU教程管这一排异或门叫"可控取反器"，很贴切。但这里有一个极容易踩的坑：做加法时Sub=0，Cin=0；做减法时Sub=1，Cin=1。很多新手第一次画会漏掉Cin的1，结果减法结果总差1，排查半天发现是"少补了那个1"。

4. 逻辑单元与多路选择：让ALU按"指令"干活

4.1 逻辑单元：同时算，不排队

逻辑运算和算术运算最大的不同在于，逻辑运算是按位独立的，每一位之间没有进位关联。所以逻辑单元可以做得非常"暴力"：四路运算同时算，最后再挑一路。我设计的逻辑单元包含四部分：AND模块（4个与门并行）、OR模块（4个或门并行）、XOR模块（4个异或门并行）、NOT模块（4个非门，对A取反）。

四路输出的结果同时存在，看起来有点浪费资源，换来的却是极高速度——只需一个门延迟就能出结果。在可编程逻辑器件（比如FPGA）里，"空间换时间"的思路极其常见。真实CPU的ALU内部逻辑单元也基本是这个思路，只不过位数更多、功能更复杂。逻辑单元的输出等于同时给出了A AND B、A OR B、A XOR B、NOT A四个候选答案，后面交给多路选择器决定放哪一个出去。

4.2 多路选择器：从N路里选一路

多路选择器（Multiplexer，简称MUX）是ALU内部的"出题人"。输入有多路数据，输出只有一路，由选择信号决定放哪一路出去。最简单的2选1 MUX，有两路输入A0、A1，一个选择信号S，一个输出Y：

Y = (~S · A0) + (S · A1)

S=0时选A0，S=1时选A1。实现也不复杂，一个非门、两个与门、一个或门就够了。多选一可以通过级联实现，4选1 MUX用两级2选1：第一级用S0分别处理(A0,A1)和(A2,A3)，得到两个中间结果，第二级用S1在中间结果里二选一。8选1就是三级级联。在我的方案里，输出F[3:0]需要从8路候选结果中选1路，也就是每个输出位对应一个8选1 MUX。

这里可以玩个小优化：8选1 MUX连线太多容易乱，可以先用一个4选1把算术运算结果（加法、减法、增量、直通）选出来，再用另一个4选1把逻辑运算结果（与、或、异或、取反）选出来，最后加一个2选1在"算术组"和"逻辑组"之间二选一。这种两级选择结构连线更清爽，排错时也更清晰。

4.3 控制信号译码：把二进制指令翻译成电路操作

控制信号S[2:0]本身只是三个位，要把它翻译成各模块需要的使能信号和选择信号，需要一组组合逻辑。按我的功能编码表，可以这样拆分：当功能是减法（001）时，异或门阵列的Sub信号要置1，加法器的Cin也要置1。当S2=0时走算术组，当S2=1时走逻辑组。

具体布尔表达式可以写成：

SubEnable = (~S2) · (~S1) · S0 ArithSelect = ~S2 LogicSelect = S2

用与门、非门就可以组合出来。如果用的是Logisim，也可以直接用译码器（Decoder）组件：3位输入译出8条线，每条线对应一个功能，再把这些译码输出分别接到对应的使能端和选择端。用译码器最大的好处是逻辑清晰，不会漏功能。每种方案都有各自优势，我个人的建议是先从门级表达式搭一遍，再用译码器对比一次，你会对"译码"这件事有更深的体感。

5. 整体集成、标志位设计与仿真测试

5.1 标志位：ALU的"体检报告"

ALU除了输出4位运算结果，通常还会给出几个标志位，CPU根据它们做条件跳转等操作。四个最常用的标志位分别是：

• Z（零标志）：结果F[3:0]全为0时置1。实现方式是F的4位全部接入一个或非门。F只要有一位是1，或非门输出就是0，只有全0时Z才是1。
• N（负标志）：直接取结果最高位F[3]。在补码体系里最高位就是符号位，所以F[3]=1代表负数。
• C（进位标志）：加法器最高位的进位Cout。做无符号加法时，C=1表示结果超出了4位能表示的范围。比如0b1111+0b0001=0b0000，C=1意味着实际结果是16。
• V（溢出标志）：有符号加法溢出标志。判断规则是V = C3 ⊕ C4，即最高位进位C4和次高位进位C3不同。这公式有点反直觉，解释一下：两个正数相加变成负数，或者两个负数相加变成正数，一定是有符号溢出。最高位进位和次高位进位不同，说明符号位被进位改写了。典型例子0111（7）+ 0110（6）= 1101（-3），C4=0但C3=1，所以V=1，一看就知道结果不对。

5.2 完整数据通路：把模块捏在一起

所有模块都有了，剩下就是连接。完整数据通路从上到下是这个流程：两个4位操作数A[3:0]和B[3:0]从左侧进入。B先经过一排异或门，Sub信号接异或门一个输入，实现可控取反。取反后的B进入4位加法器，减法控制信号同时接到加法器的Cin。加法器输出算术结果，同时A和B直接送入逻辑单元，得到AND、OR、XOR、NOT四种逻辑结果。

这六路结果，连同A+1和A直通两路，一起进入8选1多路选择器。S[2:0]决定放哪个结果到F[3:0]。与此同时，从加法器内部引出C3、C4接到溢出标志，从F[3:0]引出Z、N标志。整条通路是纯组合逻辑，没有时钟、没有寄存器，控制信号和输入一变，输出立刻跟着变，中间只隔几级门延迟。这是初学ALU最容易理解的形式——等以后学时序电路，才会在ALU前后加寄存器把输入输出锁存起来。

5.3 在Logisim里完整跑一遍测试

搭完不等于能跑，测试才是检验设计的地方。我一般分三步走。第一步跑基础真值表：固定几个典型值，比如A=0b0000、B=0b0000，A=0b1111、B=0b0001，A=0b0111、B=0b0111，逐个切换S[2:0]，对照功能表检查输出和标志位。

第二步做穷举测试。4位ALU加法有16×16=256种输入组合，加上减法和其他运算，总共大约两千种组合，手工测试太累。好在Logisim支持测试向量功能，可以写CSV文件让软件自动比对实际输出和期望输出。我的习惯是先测加法器的全部256个组合，再逐个测逻辑功能，按模块扩大范围。

第三步专门测标志位。重点测两组：一组是溢出测试，比如0111+0110应该让V=1；一组是借位测试，比如0000-0001应输出1111，同时C=0。减法里C这个标志位的行为比较反直觉，不少教材对ALU标志位定义不完全一致，建议在设计阶段就把标志位含义写清楚，再针对性地验证。

6. 实际搭建中的高频问题与调试方法

6.1 高频问题排查速查表

我在仿真加面包板实搭里踩过不少坑，整理成一张速查表：

6.2 调试方法论：不要对着整张图瞎猜

调试ALU时最有效的方法就是"分而治之"。第一步，把整个电路拆成独立模块，分别给输入、观察输出。加法器单独测完，逻辑单元单独测完，再组合起来。第二步，从输出往前查——如果F[0]不对，顺着MUX、逻辑单元一步步往前追，找到第一个异常点，那通常就是根因。第三步，固定一组简单的输入组合（比如A=0001、B=0001），故意改变其中一个输入，观察输出怎么变，做"单变量实验"。第四步，在仿真软件里充分利用探针和指示灯，关键节点都加观察点，比用眼睛硬看波形高效得多。

很多新手常犯的毛病是卡在一个小问题上死磕一整个下午，其实只要肯把电路切两半，问题往往立刻现形。调试数字电路和调试软件代码本质一样——先定位到最简复现单元，再动手修，不要漫无目的地瞎试。

6.3 仿真通过后要不要上真实面包板

玩够了仿真，想挑战实物的话，有几条经验值得记：第一，芯片插面包板时注意凹口方向，电源VCC和地GND千万别接反，74LS系列常见14脚芯片是7脚GND、14脚VCC，但不同型号位置可能有差异，必须查datasheet确认。第二，用不同颜色导线区分功能——红色电源、黑色地线、其他颜色走数据信号。第三，每接完一块电路就立刻通电测试，别等全部接完再通电，否则一处短路可能导致连锁烧毁，损失一堆芯片。

如果只想快速验证ALU的逻辑，而不想手工焊一堆门电路，可以用74LS283这个现成4位加法器芯片，搭配74LS86做可控取反、74LS153做多路选择器，整套4位ALU用不到十颗芯片就能落地。这个方案对理解芯片级组成很有帮助，但对理解逻辑门内部结构帮助有限——所以我还是建议先在Logisim里用门级电路完整搭一遍，然后再考虑芯片组装，那才是真正"从逻辑门到完整电路"的完整路径。

写到这里，这个4位ALU从逻辑门一路走到完整电路的过程就讲完了。我自己当年第一次把全套电路跑通的时候，看着指示灯在加法和减法之间切换，好像突然就明白了计算机的"计算"二字到底在算什么。后来我又尝试把这个4位ALU扩展到8位、加超前进位、做多级选择，每一次改动都比第一次简单得多——因为底层的模块化思路和调试方法已经刻在脑子里了。希望你也亲手搭一次，别怕慢，哪怕只是搭通一个加法器，也比背十遍课本概念管用。