FPGA+MCU实现XY2-100振镜控制协议实战指南

1. 振镜控制为什么绕不开XY2-100协议

搞激光打标、激光焊接或者激光清洗的朋友，大概率都接触过振镜。振镜这东西说白了就是两个高速来回摆动的电机，一个管X轴，一个管Y轴，激光束打上去反射出去，靠这两个轴的偏转角度来决定光斑落在工作台上的哪个位置。听起来简单，但真正做过振镜控制的人都知道，这里面最磨人的不是电机本身，而是怎么把位置指令准确、实时、低抖动地送到振镜驱动器里。

XY2-100就是干这个事的。它是一套专门为振镜扫描系统设计的同步串行通信协议，最早由SCANLAB等厂商推动，后来成了工业振镜控制的事实标准之一。你手里如果有一台工业振镜，驱动器上大概率会有一个25针或者类似规格的接口，里面跑的就是XY2-100的差分信号。它不像CAN或者以太网那样通用，它就是为了“快”和“稳”而生的——每条轴16位位置数据，加上同步时钟和帧同步信号，一帧20个时钟周期，时钟频率通常跑在2MHz左右，算下来刷新率能到100kHz这个量级。这个速度对于打标这种需要每秒几万次位置更新的场景来说，是刚需。

那为什么标题里会同时出现FPGA和MCU？因为在实际项目里，这两者往往是配合使用的。MCU负责上层逻辑——比如解析上位机发来的图形数据、做轨迹规划、处理人机交互；FPGA则负责把MCU算好的位置数据，按照XY2-100的时序要求，精确地串行化并输出差分信号。MCU直接做行不行？行，但很吃力。XY2-100对时序抖动的要求非常苛刻，时钟周期偏差超过几纳秒，振镜驱动器那边就可能出现位置噪声，反映到激光加工上就是线条毛刺或者定位偏移。MCU的GPIO翻转受中断延迟、任务调度影响，很难保证长期稳定的纳秒级抖动。FPGA的并行特性和硬件逻辑天然适合干这个活。

所以这篇文章，我打算从协议本身的信号定义讲起，然后分别说清楚FPGA侧怎么实现时序生成、MCU侧怎么组织数据流，最后落到实际调试中会遇到哪些坑。不管你是刚接触振镜控制的嵌入式新手，还是想从MCU方案迁移到FPGA+MCU架构的老手，应该都能找到能直接抄作业的部分。

2. XY2-100协议核心细节拆解

2.1 信号线定义与电气特性

XY2-100的物理层是差分信号，通常用RS-422电平标准。一根完整的XY2-100链路包含以下几组信号：

• CLOCK+ / CLOCK-：同步时钟差分对，由控制器输出，振镜驱动器接收。时钟频率典型值为2MHz，占空比接近50%。
• SYNC+ / SYNC-：帧同步信号差分对，同样由控制器输出。它在每帧数据的第一个时钟周期前拉高，标志一帧的开始。
• X-CHANNEL+ / X-CHANNEL-：X轴位置数据差分对，控制器输出，驱动器接收。
• Y-CHANNEL+ / Y-CHANNEL-：Y轴位置数据差分对，控制器输出，驱动器接收。
• STATUS+ / STATUS-：状态回读差分对，驱动器输出，控制器接收。有些驱动器不实现这个通道，或者只返回固定电平。

注意，X和Y的数据是分别走独立的差分对的，不是复用同一根线。这意味着控制器需要同时输出两路串行数据，它们在同一个时钟和同步信号下并行移位。这一点和很多单线串行协议不同，设计FPGA逻辑时要同时维护两个移位寄存器。

电气上，差分对的共模电压一般在1V到3V之间，差分摆幅大约2V。实际接线时，双绞线是必须的，而且尽量等长。我见过有人用普通排线飞线连接，结果振镜一动就有随机噪点，换成屏蔽双绞线后问题立刻消失。这个坑后面还会细说。

2.2 数据帧格式与位定义

一帧XY2-100数据的长度是20个时钟周期。这20个周期里，前几个周期是控制位和校验位，后面才是有效的位置数据。具体来说，每个通道（X和Y）的20位数据按以下方式组织：

这里要特别说明的是，不同厂商的驱动器对控制位和校验位的解释可能略有差异。比如有的驱动器要求C1C0固定为00，有的则用它们来区分“位置模式”和“速度模式”。最稳妥的办法是翻你手里那台振镜的说明书，或者用逻辑分析仪抓一段原厂控制卡的输出波形，照着抄。

16位位置数据的范围是-32768到+32767，对应振镜的满量程偏转角度。比如一台振镜的扫描角度范围是±20度，那-32768就对应-20度，+32767对应+20度。实际使用中一般不会跑满，留10%左右的余量，避免振镜撞限位。

2.3 时序参数与抖动要求

XY2-100的时序参数是这套协议最要命的地方。以2MHz时钟为例，一个时钟周期是500ns。协议要求：

• 时钟高电平时间和低电平时间各约250ns，偏差不能太大。
• SYNC信号在第一个CLOCK上升沿之前至少提前100ns拉高，并在第20个CLOCK下降沿之后至少保持100ns再拉低。
• 数据在CLOCK下降沿变化，在CLOCK上升沿被驱动器采样。这意味着控制器需要在时钟低电平期间把数据准备好。

抖动方面，虽然协议文档不会写“抖动必须小于X纳秒”，但实际调试经验告诉我，时钟周期的峰峰值抖动最好控制在2ns以内。超过5ns，振镜驱动器内部的锁相环就可能失锁，表现为振镜发出高频啸叫或者位置漂移。FPGA的全局时钟资源配合PLL，做到这个指标很轻松；MCU用定时器或者PWM输出，就很难保证，尤其是当系统里有其他中断在抢资源的时候。

3. FPGA侧XY2-100时序生成实战

3.1 为什么选FPGA做时序生成

前面说了，XY2-100对时序抖动的要求，MCU很难长期稳定满足。FPGA的优势在于，你可以用纯硬件逻辑生成时钟和同步信号，不受任何软件调度影响。只要时钟源稳定，输出抖动就只取决于FPGA的IO单元和PCB走线，可以做到皮秒级。

另一个好处是并行性。X和Y两个通道的数据需要同时移位输出，FPGA可以开两个移位寄存器，在同一个时钟下并行工作，逻辑资源消耗很小。如果用MCU，要么用两个SPI外设同步触发（很多MCU不支持这种模式），要么用GPIO模拟，CPU占用率会很高。

我自己的项目里，用的是一颗比较常见的国产FPGA，逻辑资源不多，但跑XY2-100绰绰有余。核心逻辑大概消耗不到200个LUT，加上一个PLL和一个IO缓冲，资源占用率不到5%。

3.2 时钟与同步信号生成逻辑

FPGA内部先用一个PLL把外部晶振倍频到一个较高的系统时钟，比如50MHz或者100MHz，然后用计数器分频产生2MHz的XY2-100时钟。这样做的好处是，2MHz时钟的边沿对齐到系统时钟，抖动只有一个系统时钟周期，也就是10ns到20ns。如果直接用PLL输出2MHz，抖动会更小，但灵活性差一些，因为你需要同时生成SYNC信号和移位使能。

下面是一段简化的Verilog代码，展示时钟和同步信号的生成思路：

// 假设系统时钟clk_sys为50MHz，目标XY2-100时钟为2MHz // 分频计数器，25个系统时钟周期为一个XY2-100时钟周期 reg [4:0] div_cnt; reg xy_clk; reg xy_sync; reg [4:0] bit_cnt; always @(posedge clk_sys) begin if (div_cnt == 24) begin div_cnt <= 0; xy_clk <= ~xy_clk; end else begin div_cnt <= div_cnt + 1; end end // bit_cnt在xy_clk上升沿计数，0到19循环 always @(posedge xy_clk) begin if (bit_cnt == 19) bit_cnt <= 0; else bit_cnt <= bit_cnt + 1; end // SYNC信号：在bit_cnt为0之前拉高，在bit_cnt为19之后拉低 always @(posedge clk_sys) begin if (bit_cnt == 19 && div_cnt == 24) xy_sync <= 1'b0; else if (bit_cnt == 0 && div_cnt == 0) xy_sync <= 1'b1; end

这段代码里，xy_clk的占空比是50%，因为div_cnt从0数到24，xy_clk翻转一次，总共25个系统时钟周期高、25个低，正好50个系统时钟周期对应2MHz。bit_cnt在xy_clk的上升沿计数，用来跟踪当前是第几个数据位。SYNC信号的拉高和拉低时机需要根据实际驱动器的要求微调，上面给的是一种常见做法。

注意：xy_clk如果直接输出到IO引脚，建议经过ODDR原语或者IOB上的寄存器，避免组合逻辑输出带来的毛刺。很多FPGA的普通IO直接输出内部逻辑信号会有几百皮秒的抖动，用IOB寄存器可以消除。

3.3 数据移位与并串转换

XY2-100的每个通道需要把20位数据串行移出。X和Y各用一个20位移位寄存器，在xy_clk的下降沿更新数据，这样在上升沿时数据已经稳定，满足驱动器的采样要求。

reg [19:0] x_shift; reg [19:0] y_shift; reg x_data_out; reg y_data_out; always @(negedge xy_clk) begin x_data_out <= x_shift[19]; y_data_out <= y_shift[19]; x_shift <= {x_shift[18:0], 1'b0}; y_shift <= {y_shift[18:0], 1'b0}; end

当一帧发送完成后，bit_cnt回到0，此时从MCU或者内部寄存器加载新的位置数据到x_shift和y_shift。加载时机很重要，必须在SYNC拉低之后、下一帧SYNC拉高之前完成，否则会破坏当前帧的数据。

实际项目中，我通常会在FPGA内部开一个双口RAM或者FIFO，MCU把位置数据写进去，FPGA在每帧开始前从FIFO读一个值。这样MCU和FPGA之间的耦合就很松，MCU只需要保证FIFO不空就行，不用关心XY2-100的具体时序。

3.4 差分信号输出与IO约束

FPGA的普通IO是单端的，要输出RS-422差分信号，需要外接差分驱动器芯片，比如常见的AM26LS31或者类似型号。FPGA的IO输出单端信号给驱动器，驱动器转换成差分对输出。

在FPGA的引脚约束文件里，需要把xy_clk、xy_sync、x_data_out、y_data_out分配到具体的IO引脚，并设置正确的IO标准，比如LVCMOS33。如果FPGA支持差分输出，也可以直接用LVDS差分对，但要注意LVDS的共模电压和RS-422不完全一样，最好还是用专用驱动器芯片。

PCB走线方面，差分对要等长，误差控制在5mil以内。走线尽量短，避免过孔。如果必须过孔，两个差分线要一起过，保持对称。我见过一个项目，差分对一根线过了孔另一根没过，结果振镜在特定位置总是有固定偏差，查了两天才发现是走线不对称导致的时序偏移。

4. MCU侧数据组织与系统架构

4.1 MCU在系统中的角色定位

在FPGA+MCU的架构里，MCU不直接生成XY2-100时序，它的任务是：

• 接收上位机（PC或者工控机）发来的加工图形数据，可能是矢量坐标、位图或者G代码。
• 做轨迹插补和速度规划，把连续的轨迹离散成一个个位置点。
• 把位置点转换成XY2-100的16位有符号整数格式。
• 通过并行总线、SPI或者FSMC接口把数据写入FPGA的FIFO。
• 处理振镜状态回读、激光器控制、安全联锁等辅助功能。

这个分工的好处是，MCU可以跑复杂的算法，而FPGA专心做它擅长的高速时序。两者通过FIFO解耦，MCU偶尔卡顿一下也不会导致XY2-100时序中断，只要FIFO里有足够的数据缓冲。

4.2 位置数据格式转换与标定

上位机给的坐标通常是物理单位，比如毫米。MCU需要把它转换成XY2-100的16位整数值。转换公式是：

int16_value = (physical_value / full_scale) * 32767

其中full_scale是振镜的满量程偏转对应的物理尺寸。比如一台振镜在焦距160mm的镜头下，满量程对应100mm×100mm的加工幅面，那么X轴物理坐标-50mm到+50mm对应-32768到+32767。

但实际振镜的偏转角和物理位置不是严格线性的，镜头有畸变，振镜本身也有非线性。所以高精度的系统需要做标定。标定的方法是打一个网格图案，用相机测量实际位置，然后拟合出校正表。MCU在转换坐标时查这个校正表，做二次修正。

标定这件事，我建议至少在两个温度点做——冷机和热机。振镜电机发热后，零点和增益都会漂移。如果加工精度要求高，最好在系统里加温度传感器，根据温度实时补偿。

4.3 MCU与FPGA的接口设计

MCU和FPGA之间的接口，最简单的是SPI。MCU做主机，FPGA做从机，MCU把位置数据打包成固定格式，通过SPI写入FPGA的FIFO。SPI时钟可以跑到10MHz以上，对于每秒10万个位置点的更新率来说，只要数据包不太大，完全够用。

但SPI有个问题：它是串行的，MCU要花时间在SPI传输上。如果MCU还要同时做轨迹规划，可能会顾不过来。这时候可以用并行接口，比如FSMC或者EMIF。MCU把FPGA的FIFO映射到自己的地址空间，写数据就像写内存一样，一个总线周期就搞定。STM32的FSMC、GD32的EXMC都支持这种模式。

我用过的一种方案是，MCU用FSMC把FPGA内部的一个双口RAM映射成外部SRAM，MCU往RAM里写数据，FPGA从RAM里读。双口RAM的地址线、数据线、读写控制线都接到MCU的FSMC总线上。这种方案的速度取决于FSMC的时钟，一般能到几十MHz，写一个16位数据只要几十纳秒。

提示：FSMC的总线时序需要根据FPGA的IO时序做调整。FPGA侧的RAM读写逻辑要能跟上FSMC的节奏，否则会出现数据丢失。建议在FPGA里加一个简单的握手信号，MCU写完后读一个状态寄存器确认写入成功。

4.4 实时性与缓冲策略

MCU侧最怕的是FIFO下溢。一旦FPGA的FIFO空了，XY2-100就会发送无效数据，振镜会跳到错误位置。所以缓冲策略很关键。

我的做法是在FPGA里开一个深度至少1024的FIFO，MCU每次批量写入几百个位置点。MCU内部维护一个水位线，当FIFO里的数据少于某个阈值时，触发MCU填充。这个阈值要大于MCU最坏情况下的响应时间乘以数据消耗速率。

举个例子：XY2-100刷新率100kHz，FIFO深度1024，那么FIFO满的时候可以撑10.24ms。MCU最坏情况下的响应延迟假设是2ms，那么水位线设在200以上就比较安全。实际项目中我会设到512，留足余量。

另外，MCU的轨迹规划算法要尽量高效。如果每算一个点要花几十微秒，那100kHz的更新率肯定跟不上。这时候要么降低刷新率（比如降到50kHz），要么把算法简化，或者把部分计算搬到FPGA里做。FPGA做定点数运算其实很方便，像直线插补、简单的加减速，用FPGA的DSP资源实现，速度比MCU快得多。

5. 调试与问题排查实录

5.1 振镜不动或乱动怎么办

第一次把FPGA和振镜连上，最常遇到的情况是振镜完全不动，或者一上电就乱摆。先别急着怀疑代码，按以下顺序排查：

1. 检查差分信号极性。XY2-100的差分对是有极性的，CLOCK+和CLOCK-接反了，驱动器收到的就是反相时钟，肯定不工作。用示波器差分探头看波形，或者万用表测共模电压，正常应该在1V到3V之间。
2. 确认SYNC信号时序。SYNC拉高的时间点如果不对，驱动器可能不认帧。用逻辑分析仪抓CLOCK和SYNC，对照驱动器手册的时序图，看SYNC是否在第一个CLOCK之前拉高，在第20个CLOCK之后拉低。
3. 检查数据位顺序。XY2-100是MSB先发还是LSB先发，不同驱动器可能不一样。如果振镜动了但位置完全不对，大概率是位顺序反了。把移位寄存器的方向改一下试试。
4. 确认控制位和校验位。有的驱动器对控制位有严格要求，比如必须为00。如果控制位不对，驱动器可能忽略整帧数据。

我遇到过一次，振镜上电后一直往一个方向偏，换了三块驱动器都一样。后来用逻辑分析仪抓原厂控制卡的波形，发现它的SYNC信号在帧与帧之间是保持高电平的，而不是拉低。改了FPGA逻辑后问题解决。所以，抓原厂波形是最靠谱的排查手段，没有之一。

5.2 位置噪声与抖动问题

振镜能动了，但打出来的线条有毛刺，或者停止时振镜有高频抖动。这类问题通常和时序抖动、电源噪声、接地有关。

先看时序。用高带宽示波器（至少500MHz）测CLOCK信号的周期抖动。如果峰峰值超过5ns，就要查FPGA的时钟源是否干净，PLL是否锁定，IO输出是否用了IOB寄存器。如果时钟来自MCU的PWM，那基本可以确定是抖动问题，换FPGA方案。

再看电源。振镜驱动器的电源和FPGA的电源如果是同一路，驱动器的大电流开关噪声会串到FPGA的IO上。建议分开供电，或者在电源入口加磁珠和电容滤波。差分信号的参考地也要干净，最好用单独的接地层。

还有一个容易被忽略的点：差分对的终端电阻。RS-422标准要求在接收端加100欧姆到120欧姆的终端电阻。如果驱动器内部没有集成，需要在PCB上靠近驱动器接口的地方加。没有终端电阻，信号反射会导致数据错误，表现为随机的位置跳变。

5.3 FIFO下溢与数据断流

如果振镜在加工过程中突然跳到某个奇怪的位置，然后又恢复，大概率是FIFO下溢了。FPGA在FIFO空的时候发送了旧数据或者全零数据，振镜就跳了一下。

排查方法是，在FPGA里加一个计数器，记录FIFO下溢的次数，MCU定期读取这个计数器。如果下溢次数不为零，说明MCU供数不及时。解决办法：

• 增加FIFO深度。
• 提高MCU写FIFO的优先级，比如用DMA传输。
• 优化MCU的轨迹规划算法，减少单点计算时间。
• 降低XY2-100刷新率，给MCU更多时间。

我自己的经验是，FIFO深度不要小于512，水位线不要低于FIFO深度的三分之一。另外，MCU写FIFO的时候最好用突发传输，一次写几十个点，而不是一个点一个点地写。突发传输的总线效率高得多，MCU的CPU占用也低。

5.4 常见问题速查表

6. 从原型到产品的几个关键考量

6.1 时钟方案的选择

原型阶段可以用FPGA的普通IO输出时钟，但产品阶段建议用专用的时钟缓冲器或者时钟发生器芯片。比如用一颗Si5351或者类似的可编程时钟芯片，输出2MHz的LVDS时钟，抖动可以做到1ps级别。FPGA只负责生成数据和同步信号，时钟由专用芯片提供，这样整个系统的抖动性能会好很多。

如果成本敏感，也可以用FPGA的PLL输出，但要注意PLL的电源滤波和参考时钟的质量。参考晶振最好用温补晶振，普通晶振的频率随温度变化可能达到几十ppm，对应到2MHz时钟上就是几十Hz的偏差，虽然不影响功能，但长期稳定性差一些。

6.2 隔离与保护

工业现场环境恶劣，振镜驱动器的电源和信号最好做隔离。差分信号可以用数字隔离器，比如ADuM系列或者类似型号，把FPGA侧和驱动器侧的电气完全隔开。这样即使驱动器侧有高压串入，也不会烧掉FPGA。

IO保护也不能少。FPGA的IO引脚前面加TVS管，防止静电和浪涌。差分对上加共模扼流圈，抑制共模噪声。这些措施在实验室里看不出效果，但到了现场就是救命的。

6.3 固件升级与参数存储

产品化之后，MCU的固件需要支持在线升级。可以用双区备份的方式，MCU内部Flash分两个区，一个跑当前固件，一个存新固件。升级时先写备份区，校验通过后切换启动区。这样即使升级过程中断电，也不会变砖。

振镜的标定参数、FIFO水位线、XY2-100的控制位配置这些，存在MCU的EEPROM或者Flash里。上电时MCU读取这些参数，初始化FPGA。参数最好存两份，带CRC校验，防止Flash位翻转导致参数错误。

6.4 测试与验证方法

最后说说怎么验证XY2-100输出是否正确。最直接的方法是用逻辑分析仪抓波形，对照协议时序图逐位检查。但逻辑分析仪只能看数字信号，看不到模拟特性。所以还需要示波器看差分信号的眼图，确认信号质量。

更进一步的验证是接上真实的振镜，打一个标准的网格或者圆，用相机测量实际轨迹和理论轨迹的偏差。如果偏差在允许范围内，说明整个链路都工作正常。这个测试最好在不同温度、不同加工速度下都做一遍，确保系统在各种工况下都稳定。

我个人在实际操作中的体会是，XY2-100协议本身不复杂，复杂的是工程实现中的细节。差分走线、电源滤波、FIFO缓冲、温漂补偿，每一个环节出问题都会导致最终效果打折扣。FPGA+MCU的架构给了你足够的灵活性去处理这些问题，但也要求你对两个平台都有足够的了解。如果你刚开始做振镜控制，建议先用FPGA把时序跑通，接上振镜看到它动起来，然后再慢慢加MCU做上层逻辑。一步一步来，比一上来就搞大而全的系统要靠谱得多。