高速板外层铜箔选型、粗糙度仿真与PADS实铜铺铜

高速板做多了会发现一个挺反直觉的现象：同样是 1oz 铜、同样叠层、同样的线宽线距，把内层换成低粗糙度铜箔之后插损确实降了，但整条链路的 26GHz 插损还是差着 0.5dB 以上，怎么调都调不下去。最后追根溯源，问题出在外层——那层我们潜意识里觉得"反正外面是绿油，随便点"的铜箔上。外层铜箔选用这件事，在 10GHz 以下的板子上确实可以糊弄过去，但一旦进到 25G/56G 甚至 112G 的 SerDes 通道，或者毫米波雷达前端，外层铜箔的种类、粗糙度参数、铺铜形态，每一个都会直接写进插损曲线里。

这篇内容主要聊三件事：外层铜箔的选型逻辑（含趋肤效应下的粗糙度影响），仿真时铜箔粗糙度参数该怎么落到 SI9000 里，以及布局阶段两个特别常见的翻车点——网格铺铜怎么在 PADS 里转成实铜、外层到底是走 1/3oz 还是 1oz。适合正在做高速链路叠层设计、SI 仿真和 DFM 评审的工程师，也适合刚接手高速板的 PCB 设计人员。我会尽量把每一步的"为什么"讲清楚，而不是只丢一个结论。

2. 外层铜箔为什么成了损耗账里最容易漏掉的一笔

2.1 一个很常见的误判：内层压完外层就没事了

很多团队做叠层评审时的注意力几乎全在内层。原因也说得过去：内层是信号层的主力，层数多、走线密、参考平面关系复杂，内层铜箔类型（RTF 还是 HVLP）在叠层表上写得清清楚楚，供应商也会主动确认。外层就不一样了，外层经常只承担表层走线、器件焊盘、测试点和一部分电源铺铜，设计者潜意识里把它归类成"结构层"而不是"电气层"。

问题在于，高速链路的绝大部分长度要么就在外层，要么要经过外层。比如芯片到光模块的 Fanout、连接器到 AC 耦合电容的那一段、天线馈线、差分对从 BGA 出线的头几毫米——这些段落大部分都在外层。而外层恰恰是电磁场分布最"开放"的位置，一半在介质里一半在空气/绿油里，场分布本来就比内层更散，导体损耗对表面状态的敏感度反而更高。

还有一个更隐蔽的点：外层铜箔在压合之后要经历棕化（或黑化）、图形转移、电镀、蚀刻、阻焊涂覆，每一道工序都在改变铜箔表面的微观形貌。你在叠层表上写的是 HVLP，但最终板子上的等效表面粗糙度，可能已经比规格书上的数值高出一截。这一节后面会专门展开。

2.2 外层铜箔同时被三组互斥的诉求拉扯

要说清楚选型，得先承认外层铜箔是个"三头受气"的角色，三个诉求基本是互相打架的：

先说第一组。低粗糙度铜箔（比如 Rz 在 1μm 以下的 HVLP 系列）和环氧树脂之间的机械咬合力天生就弱，所以供应商必须在铜箔背面加一层化学处理层（硅烷偶联剂、镍/钴系处理层之类），靠化学键而不是纯机械嵌合来保证剥离强度。处理层本身在高温压合和后续回流焊中会有变化，这也是为什么低粗糙度铜箔对压合参数更敏感。

第二组更有意思。理论上光纤式的"完美导体"当然是越厚越省事，但高速信号在 10GHz 时趋肤深度只有 0.65μm，铜厚从 12μm 加到 35μm，对交流损耗几乎没有贡献——真正走电流的只有表面那一薄层。所以对损耗来说，铜厚的边际收益极低。可对直流压降、电源平面载流、大电流功率路径来说，铜厚又确实有用。这两件事经常在同一块板上同时出现，选型时就得按网络分开处理。

第三组是工厂视角。外层走细线（≤4mil）的时候，1oz 铜蚀刻完成后线截面接近梯形，顶宽和底宽能差 1.5~2mil。这个差异直接导致实际阻抗比仿真值低，而且批次间波动大。所以外层细线高速信号通常走 1/3oz（12μm）或 1/2oz（18μm），需要更厚的场合用电镀补厚，而不是靠铜箔本身厚。

提示：外层铜箔选型不要一刀切。建议按网络分类处理——高速差分/单端射频网络、电源/地平面、大电流功率网络，三类分开定铜厚和铜箔类型，再做一次汇总评审。

3. 粗糙度：被材料规格书藏在角落里的那个关键数字

3.1 趋肤效应下，电流其实只认表面那一层

先把物理图像说清楚，后面才好谈参数。导体里电流密度随深度指数衰减，衰减到 1/e（约 37%）的深度叫趋肤深度 δ：

δ = √(ρ / (π·f·μ))

铜在常温下 ρ ≈ 1.68×10⁻⁸ Ω·m，μ ≈ 4π×10⁻⁷ H/m。代入算一下就得到下面这组常用值：

看完这张表，很多事情就通了。1GHz 时电流主要走表面 2μm 左右，10GHz 时连 1μm 都不到。而标准电解铜箔（STD/ED）的 Rz 通常在 5~10μm 这个量级，也就是说电流走的路径被表面的"山峰山谷"反复折腾，实际路径长度比几何长度长得多，等效电阻上升，导体损耗自然就上去了。

粗糙度影响损耗的本质就是"电流被迫绕路"。表面越糙，电流路径的等效延长系数越大，宏观上表现为导体损耗随频率的额外增长。低频时趋肤深度大（100MHz 还有 6.5μm），电流往深处走，表面那点起伏影响相对小；频率一上去，趋肤深度缩到亚微米，表面形貌就成了主宰。

3.2 ED、RTF、HVLP、压延铜：粗糙度与成本的梯度

行业里常用的铜箔按粗糙度从高到低大致是这么个阶梯：

这里有个细节容易被忽略：Rz 是"十点平均粗糙度"，反映的是峰值特征；而损耗模型里真正用到的是 Rq（均方根粗糙度）。两者关系取决于表面形貌，工程上常用的近似是 Rq ≈ Rz/2 ~ Rz/2.5，但不同厂家、不同批次的形貌差异不小。所以仿真时不要直接把规格书上的 Rz 原样填进去当作 Rq，这一点在第 4 节会专讲。

另外一个现实约束是：低粗糙度铜箔不只贵，交期也长。HVLP2 以上的料经常要提前几个月排产，混压结构里不同层用不同铜箔还会增加压合参数调试的复杂度。所以选型时的正确姿势是"能省则省"——只在确实需要的层和网络上用低粗糙度铜箔，而不是整板拉满。

3.3 算一笔账：10GHz 时 STD 和 HVLP 的导体损耗差多少

用 Hammerstad 的经典修正公式估算一下。修正因子：

K = 1 + (2/π)·arctan(1.4·(Δ/δ)²)

Δ 取 Rq，δ 是趋肤深度。10GHz 时 δ = 0.65μm。

先算 HVLP。假设规格书 Rz = 1.0μm，按 Rq ≈ Rz/2.5 取 Rq ≈ 0.4μm。

Δ/δ = 0.4/0.65 = 0.615，平方后 0.378，乘以 1.4 得 0.529。 arctan(0.529) ≈ 0.486 rad。 K_HVLP = 1 + 0.6366 × 0.486 ≈ 1.31。

再算 STD。假设 Rz = 8μm，Rq ≈ 3.2μm。

Δ/δ = 3.2/0.65 = 4.92，平方得 24.2，乘以 1.4 得 33.9。 arctan(33.9) ≈ 1.541 rad。 K_STD = 1 + 0.6366 × 1.541 ≈ 1.98。

导体损耗正比于 K（在这个模型框架下），两者的比值是 1.98 / 1.31 ≈ 1.51。也就是说，同样几何、同样材料的条件下，用 STD 铜箔的导体损耗大约比 HVLP 高出 50%。这个量级足以解释很多"仿真和实测对不上"的案例。

不过这里必须提示一点：Hammerstad 公式在 Δ/δ 很大的时候会饱和到接近 2，它对高粗糙度、高频的估计是偏乐观的。所以上面算出的 1.51 更接近下限，实际情况可能更糟。这也是为什么在毫米波频段，大家会改用 Huray 雪球模型。

4. SI9000 里铜箔粗糙度参数到底该怎么填

4.1 模型选型：Hammerstad 还是 Huray

Polar SI9000 里粗糙度相关的输入不是一个孤立的数字，而是"模型 + 参数"的组合。常见的有 Hammerstad、Huray、以及带 Bracken 修正的变体。

选型的大致原则是这样的：如果最高关注频率在 10GHz 以下，且铜箔粗糙度相对趋肤深度不算太夸张（Rq/δ < 2 左右），Hammerstad 足够用，参数少、填起来快。一旦进到 25GHz 以上，或者你用的恰恰是高粗糙度铜箔（比如设计失误导致 STD 用在了高速层），Hammerstad 会明显低估损耗，这时候应该切到 Huray 模型。

Huray 是基于"雪球堆积"的物理图像：把铜箔表面的结节近似成一堆球体，电流被迫绕着球面流动，路径更长。它需要的参数比 Hammerstad 多——结节半径、结节密度，或者工具提供的等效换算入口。不同版本 SI9000 的入口位置不太一样，有的是直接给 Rz 加一个"雪球半径/密度"的估算向导，有的则需要你从铜箔供应商那里拿到具体参数。

这里给一个实操建议：不要自己拍脑袋填 Huray 参数。直接找铜箔厂家要两种数据——一是该型号的 Rz/Rq 实测值范围，二是他们和 EDA 厂商联合做过拟合的 Huray 参数（大厂基本都有）。拿到之后在 SI9000 里做一次对标准传输线的相关性验证，比什么都靠谱。

4.2 Rz、Rq、Rmax 千万别填混

这是我在评审时见过最多的错误。三个参数的定义完全不同：

• Rz：取样长度内最高的 5 个峰和最低的 5 个谷的平均高度差，反映极端峰谷。
• Rq（也叫 RMS）：轮廓偏离中线的均方根，反映整体起伏能量。
• Rmax：单次取样长度内的最大峰谷差，最保守、最容易被异常点带偏。

损耗模型里真正影响结果的是 Rq，因为电流是"整体受力"而不是只被最高峰挡住。但绝大多数铜箔规格书首页写的是 Rz，因为它和附着力相关性更强，是压合工艺关注的指标。于是很多工程师直接拿着 Rz 数值填进 SI9000 的粗糙度框里，结果损耗被高估了 30%~50%，最后为了"满足仿真"去改叠层，白白加成本。

正确做法有两个选择：一是从 Rz 换算（Rq ≈ Rz/2 ~ Rz/2.5），并且在报告里注明这是估算；二是直接找厂家要 Rq 数据。对于要签核的链路预算，我强烈建议走第二条路。

还有一点：侧壁粗糙度（sidewall roughness）和外层表面粗糙度不是一回事。蚀刻之后的线侧壁也会变得凹凸不平，在窄线、高厚铜的情况下，侧壁面积占比上升，它的贡献不可忽略。SI9000 的一些模型里有独立的侧壁粗糙度入口，别漏填。

4.3 一套可以照抄的填参与核对流程

我平时用的流程大概是这样，分享出来供参考：

1. 确定最高关注频率。不是奈奎斯特频率，而是链路预算里要求做到多少 GHz。比如 56G PAM4 的基频大约 14GHz，但通常要关注到 3 次谐波以上，也就是 40GHz 附近。
2. 算趋肤深度。按上文表格插值，或者直接用 δ = 2.06/√f(GHz) μm 这个近似式（对铜、常温成立）。
3. 取铜箔的 Rq。优先用厂家数据，退而求其次用 Rz/2.5 估算，并在文档里标注来源。
4. 判断 Rq/δ 比值。小于 1 用 Hammerstad 一般没问题；大于 2 强烈建议切 Huray。
5. 选择传输线模型。外层的坑在这里：如果阻焊覆盖了线，必须用 Coated Microstrip 而不是 Surface Microstrip。两者算出来的阻抗差通常在 2~4Ω，直接影响线宽选择。氮化硅、绿油、空气的介电常数差异就是根源。
6. 确认蚀刻截面补偿。外层细线是梯形，模型里某些版本有 etch factor 或侧壁角输入，填了更接近实物。1oz 铜的蚀刻因子一般取 2:1~4:1，1/3oz 可以到 6:1 以上。
7. 做一次反算校验。拿一块已知参数的测试板（比如带阻抗测试条的 coupon），用实测阻抗反推一次，确认参数没填错。这一步最花时间但最值。

注意：SI9000 的版本之间粗糙度输入位置差别不小，有的在模型参数区，有的在专门的 Roughness 页签。找不到的时候不要硬猜，直接查该版本的官方用户手册，或者用工具自带的示例工程对照。

5. PADS 铺铜从网格变实铜：高速外层不能留的筛子

5.1 网格铜在高速链路上到底坏在哪

网格铜（Hatch Copper）在早年是有存在意义的——降低大面积铜与基材的热膨胀失配、减轻板子翘曲、方便热风整平、减少蚀刻负担。在低频和纯电源板上，它确实是个合理的折中。但在高速外层，网格铜会带来三个相当具体的问题。

第一，参考平面不连续。如果网格铜被用作微带线的参考地，网格的缝隙会让回流路径被迫绕行。绕行意味着回路面积增大，等效电感上升，表现为阻抗波动和插入损耗的周期性抖动。在时域上就是眼图抖动增加，TDR 曲线上能看到周期性的台阶。

第二，周期性结构带来的谐振和带隙。网格的周期如果是 λ/2 的整数分之一，就会形成谐振腔，在特定频点出现插损尖峰。板子越大、网格节距越"整齐"，这个尖峰越明显。我见过一个案例，16GHz 附近莫名其妙多出一个 3dB 的陷波，最后定位到就是电源平面用了网格铜，节距刚好对上了。

第三，载流能力与直流压降。网格铜的有效截面只有实铜的一部分（典型 50%~70%），大电流路径上的直流压降和温升都会明显恶化。对于 10A 以上的电源网络，这一点基本是致命的。

还有一个制造侧的隐性影响：网格铜在压合时树脂流动更均匀，但同时蚀刻后铜面积减少，外层电镀的电流密度分布会变得不均匀，反过来影响图形精度。这是很多设计者想不到的一层。

5.2 在 PADS 里怎么把网格铜铺改成实铜

PADS 家族里处理这件事的入口，位置随版本差异挺大的，但逻辑是一致的：找到铺铜对象的属性，把填充方式（Fill Type）从 Hatch 改成 Solid。下面把几条常用路径列出来，你按自己手上的版本对号入座。

第一条路径，也是最直接的：在 Layout 里单击选中铺铜边框（注意是边框而不是内部的铜，选错了会进到别的对话框），然后按Ctrl+Q打开属性，或者在右键菜单里选 Properties / Properties。弹出的对话框里找铜箔灌注或者填充这一页，里面通常有一个填充类型的下拉或者单选，写着 Hatch（网格）和 Solid（实心）。改成 Solid，确定，然后重新灌注一次。

第二条路径是通过设计规则或选项设置默认值。Ctrl+Enter打开 Options 对话框，在铺铜或绘图这一类里，可以设置铺铜的默认填充方式。改完之后新建的铺铜就是实心的，但已经存在的铺铜不会自动跟着变，还得逐个改。

第三条是针对老版本 PADS Layout（比如 9.x 系列）的：双击铺铜，在 Drafting Properties 里有 Copper Pour 页签，那里有填充类型和 Hatch Grid、Line Width 这两组参数。Hatch Grid 是网格节距，Line Width 是网格线宽。有一种"土办法"是把 Hatch Grid 设得很小、Line Width 设得很大，看起来几乎是实铜——我不建议这么干，因为 Gerber 数据量会爆炸，CAM 处理容易出问题，而且从拓扑上讲它依然是网格，仿真不等价。

对于 PADS Professional 这类基于 Xpedition 引擎的版本，铺铜对象通常有 Plane 和 Copper Pour 之分，实心与网格是在 Plane 类型或者 Fill 属性里选的。菜单名会不一样，但同样找"填充方式"这个属性就对了。

提示：不管走哪条路径，改完填充方式之后一定要手动触发一次重新灌注，并且用 3D 视图或者 Gerber 预览确认一遍。光改属性不重新灌注，显示出来还是旧的网格形态，这个坑我踩过不止一次。

5.3 转成实铜之后还得回头检查的三件事

把网格改实铜只是第一步，后面还有几项容易漏。

第一，热焊盘和连接方式。铺铜从网格变实铜之后，热焊盘的辐条宽度、过孔连接方式、铜到焊盘的间距，这些参数都要重新确认。实铜的热容量大，回流焊时散热快，如果热焊盘辐条太宽，焊接不良率会上升。通常辐条宽度取 8~12mil，四根，过孔则尽量用全连接。

第二，铜平衡与翘曲。网格铜变实铜会让整板的铜分布更不均匀，尤其是单面大面积实铜的另一侧没有对应铜的时候，压合后的翘曲风险上升。这一点在做大尺寸板子（比如 400mm 以上）时特别明显。解决办法是另一面也铺实铜并做平衡，或者在工艺边加铜条。

第三，阻抗重算。如果这块实铜是参考平面，那么参考平面从网格变实铜之后，微带线的有效介电常数和特性阻抗都会有小幅变化，虽然通常不大，但如果你之前是按网格状态算的，最好重跑一遍。

6. 铜厚怎么定：载流、压降和阻抗三者之间的平衡

6.1 从电流和温升反推最小铜厚

载流能力可以用 IPC-2221 的经验公式估：

I = k · ΔT^0.44 · A^0.725

其中 A 是走线截面积，单位 mil²；ΔT 是允许温升，单位 ℃；外层走线 k 取 0.048，内层取 0.024。外层因为散热条件更好，同样的截面能扛更大电流。

举个例子：1oz 铜厚度约 1.37mil，10mil 线宽，截面积 A = 13.7 mil²。取 ΔT = 10℃：

• 10^0.44 ≈ 2.75
• 13.7^0.725 ≈ 6.67
• I = 0.048 × 2.75 × 6.67 ≈ 0.88 A

也就是 1oz 铜、10mil 线，10℃ 温升下大约能走 0.88A。这条经验值在工程上常被记成"1oz 10mil 约 1A"，够用。

要注意的是，这个公式只考虑直流和低频。一旦是高频大电流（比如射频功放的供电），趋肤效应会让有效截面积下降，同时邻近效应也会加剧，实际温升会更高。所以我一般在这个结果上留 30% 以上的余量，而不是卡着线走。

6.2 外层细线用厚铜，代价在蚀刻截面上

外层做 4mil 以下的细线时，铜箔厚度的选择会变得很纠结。原因在于蚀刻是各向同性的，侧向蚀刻量大约等于铜厚的 1 倍（蚀刻因子 1:1 是常态，好的能做到 2:1~4:1，1/3oz 可以做到更高），所以：

底宽大于顶宽意味着实际导体截面比设计值大，所以实测阻抗往往低于仿真值。如果你在 SI9000 里用的是理想矩形截面，这个偏差就完全没被考虑进去。对于 50Ω 单端线，1oz 铜、4mil 线的情况下，实测可能比仿真低 3~5Ω，这个量级已经足以让回波损耗超标。

解决办法有三种：一是外层高速线统一用 1/3oz 或 1/2oz，需要厚铜的地方靠电镀补；二是在仿真模型里填蚀刻因子做补偿；三是加宽设计线宽再靠蚀刻"收"回来，但这招对量产的稳定性依赖很大，不太推荐。

6.3 一份可参考的外层铜箔搭配表

综合上面的讨论，我给一个常见高速产品的搭配参考，实际还是要按具体链路预算来定：

7. 压合和后处理会把你的粗糙度改掉

7.1 棕化让粗糙度"二次上涨"

这是我觉得最需要提醒的一点。你选的是 HVLP，规格书上写 Rz ≤ 1.0μm，但压合之前铜箔要做棕化（black oxide 的替代工艺，现在多为有机酸系的棕化）。棕化的目的是在铜表面生成一层微粗糙的有机金属膜，靠它和树脂形成机械咬合。这个"微粗糙"就是额外增加的表面起伏。

对于标准铜箔，棕化带来的粗糙度增量相对不显著（因为本来就很糙）。但对于 HVLP 这种原本很光滑的铜箔，棕化之后的等效粗糙度可能上升 30%~80%，具体幅度取决于棕化工艺和药水体系。也就是说，你按规格书 Rz = 1.0μm 做仿真，实际板子上可能是 1.3~1.8μm。

应对手段有这么几个：一是找供应商要"棕化后"的粗糙度数据，而不是"来料"数据；二是选配专门针对低粗糙度铜箔的棕化体系（大厂都有对应产品线）；三是在仿真里给粗糙度留一定余量，比如按规格书的 1.3 倍取值做保守设计。

7.2 蚀刻因子和线宽公差对外层阻抗的影响

外层阻抗的批次波动，来源主要是两个：铜厚公差和线宽公差。铜箔厚度公差通常 ±10%，线宽公差在细线上能到 ±0.5mil。两者叠加，对于 4mil 线、1/2oz 铜的情况，特性阻抗的批次波动可以到 ±3Ω 甚至更多。

要把这个波动压下去，工程上的做法是：在设计阶段就把线宽的公差带考虑进去，用 SI9000 做一次敏感度扫描（把线宽上下浮动 0.5mil，看阻抗变化范围），确认即使落在公差边界上也能满足回波损耗要求。如果扫出来不满足，就要么加宽线，要么换更薄的铜箔，要么在叠层上把介质厚度调厚一点。

还有一个细节：外层线路做完之后还有一道阻焊涂覆和固化，阻焊的介电常数和厚度也会影响有效阻抗。Coated Microstrip 模型里如果阻焊厚度按标称填，实际固化后的厚度可能有偏差，这又是一个 ±1Ω 量级的来源。

7.3 我常用的 DFM 确认清单

每次投板前我会拉着工厂过一遍下面这几项，专门针对外层：

• 外层铜箔型号是否在叠层表里明确写出，并注明是"来料 Rz"还是"棕化后 Rz"？
• 高速差分网络是否都在外层？如果是，铜箔类型和铜厚是否与内层一致或有明确差异说明？
• 所有大铜面是否已从网格改为实心？改完后是否重新灌注并检查过 3D？
• 外层细线的蚀刻因子是否确认过？仿真里是否做了截面补偿？
• 阻焊厚度和介电常数是否按实际工艺确认过？
• 热焊盘辐条宽度、过孔连接方式是否与工厂的工艺能力匹配？
• 铜平衡是否有对应的另一面实铜，还是靠工艺边铜条解决？
• 有没有留阻抗测试条 coupon，并且注明测试位置和对应网络？

这份清单看着长，但真跑过一遍之后，投板后的返工率会降很多。

8. 两个真实翻车案例的排查链路

8.1 插损在 20GHz 以后突然超标 0.8dB

这个案子我印象挺深。板子是 56G PAM4 的通道，叠层是做过的，内层 HVLP，外层用了 RTF。仿真显示到 30GHz 插损裕量还有 1.5dB，回板实测到 20GHz 就开始偏离，30GHz 处超出规格 0.8dB。

当时的第一反应是连接器模型不准，于是换了更精确的 S 参数模型重跑，偏差只缩小了 0.15dB。接着怀疑过孔 stub，用 TDR 把通道切成几段量了一遍，过孔段的阻抗曲线确实有点异常，但不足以解释 0.8dB。

真正的突破口是把通道拆成"芯片封装 + 外层线段 + 过孔 + 内层长线 + 过孔 + 外层线段"逐段对比。发现偏差主要来自两段外层线——而这两段恰恰是粗糙度损失最大的位置。把外层的 RTF 铜箔参数按实际棕化后的 Rq 重新代入（从 1.2μm 调到 1.8μm），再用 Huray 模型重算，仿真插损在 30GHz 处下降了 0.6dB，与实测基本对齐。

复盘下来是三个错误叠加：一是外层的粗糙度用了来料值而不是棕化后值；二是频率到 30GHz 还在用 Hammerstad，低估了高频损耗；三是外层线段很短，设计时觉得"这么短应该无所谓"，实际它的损耗密度比内层高得多。

教训很直接：外层的粗糙度参数要用棕化后的值，且频率超过 25GHz 就切 Huray。这两条现在写进了我们的设计规范。

8.2 16GHz 附近莫名其妙的插损尖峰

另一个案子更典型。板子跑得好好的，就是在 16GHz 附近有个 3dB 左右的深陷波，频点还特别稳定，换了线宽、调了层叠都没用。

排查过程：先把通道的 S 参数画出来，发现尖峰又窄又深，不像铜箔粗糙度或者介质损耗那种宽频衰减，更像谐振。于是做了一次近场扫描，定位到尖峰出现时，某片电源平面上的场分布异常集中。把这片电源平面的铺铜调出来一看，是网格铜，节距 40mil。40mil ≈ 1.016mm，对应介质中的半波长频率：假设有效介电常数 4，波长是 1.016×2/√4... 实际算下来谐振点落在 15~17GHz 这一带，对得上。

改法很简单：把这层铺铜从网格改成实铜，重新灌注，其他什么都不动。回板后尖峰消失，16GHz 处的插损回到设计预期。

这个案例的价值在于——网格铜的谐振不是靠调线宽、换材料能解决的，它是结构性的。所以现在我们的规则是：只要板子上有 10GHz 以上的信号，所有电源和地平面的铺铜一律实心，无一例外。

最后分享一个我自己常用的小习惯：每次叠层评审时，我会单独列一张"外层专项表"，把外层每个高速网络的铜箔型号、铜厚、粗糙度取值、仿真模型、蚀刻补偿、棕化后预估粗糙度都写在一行里，然后逐行过。这张表比叠层总表更能抓住问题，因为它强迫你把"外层"当成一个独立的电气层来对待，而不是当成叠层表的附属品。用了两年多，确实帮我拦住过好几次投板前的隐患。