PCB常用信号布线要求：7类信号实操规则与产线验证红线

1. 项目概述：为什么“常用信号布线要求”是PCB工程师每天要反复确认的底层铁律

你有没有遇到过这样的情况：原理图逻辑完美，元器件选型严谨，电源设计冗余充足，可一上电——信号眼图毛刺炸裂、串扰超标、EMI测试卡在30MHz频段过不去，最后拆开板子用示波器探头一碰，发现关键时钟线旁边并排走着三根未包地的USB差分线？我干了12年PCB设计，从嘉立创打样到华为海思项目量产，踩过的坑里，83%都和“以为自己懂了，其实没吃透布线要求”直接相关。这不是玄学，而是电磁场在铜箔上真实跑出来的物理结果。所谓“常用信号布线要求”，不是Altium Designer里勾几个复选框就能解决的 checklist，它是高速数字电路、模拟小信号、功率回路、隔离边界这四类信号在PCB叠层结构中争夺空间资源时，必须遵守的生存公约。比如你查到的“sw6206原厂方案.rar”里那张4层板顶层布线图，表面看只是几条细线，但背后藏着：DDR3地址线等长公差±50mil、USB2.0差分阻抗90Ω±10%、LDO输出滤波电容到芯片引脚距离≤2mm、高压AC-DC隔离槽宽度≥6mm——这些数字不是拍脑袋定的，而是由信号上升沿时间、介质εr、铜厚、参考平面连续性共同算出来的硬约束。新手常误以为“能连通就行”，老手知道“连通只是起点，稳定工作才是终点”。这篇文章不讲抽象理论，只拆解你明天画板子时立刻要用到的7类信号布线实操规则：时钟/高速数字、USB/HDMI差分、模拟小信号、电源/地、高压隔离、RF射频、以及多板堆叠接口。每一条都附带嘉立创/华大半导体/立创商城实际打样验证过的参数表、Allegro与AD双平台操作路径、以及我亲手调过的3个典型故障案例。如果你正在为反激式开关电源PCB的EMI整改焦头烂额，或者被AD24导出Gerber后发现丝印错位折磨得睡不着——这篇就是为你写的。

2. 信号分类与布线逻辑：先分清“谁在铜箔上跑步”，再决定“给谁划跑道”

2.1 为什么必须按信号类型分层布线？——铜箔不是高速公路，而是有不同限速的混合车道

PCB布线最致命的认知误区，是把所有走线当成同质化导线处理。实际上，不同信号在PCB上传播时，本质是电磁波在介质中的耦合行为。时钟信号上升沿200ps，对应频谱能量集中在1.75GHz；而音频ADC的模拟输入信号，有效带宽可能只有20kHz。前者需要严格控制特征阻抗和回流路径，后者更怕的是邻近数字线的开关噪声耦合。我见过太多项目，把I2C总线（低速开漏）和PCIe x4（8GT/s）放在同一层走线，结果I2C通信误码率飙升——不是I2C协议有问题，是PCIe切换时在参考平面上产生的dI/dt噪声，通过共模耦合进了I2C的SCL线上。所以第一步，必须建立信号分类矩阵：

这个表格不是教科书定义，而是我根据嘉立创DFM审核报告、UL安规认证失败案例、以及华为海思某款AI加速卡返工记录总结出的实际权重。比如“电源/地”优先级标五星，是因为它直接决定所有信号的参考基准——如果GND平面被分割成碎片，再好的差分对也会因回流路径不一致产生共模噪声。而“多板接口”看似简单，但去年一个客户因FPC排线第3脚定义为RESET却在PCB上误接成GPIO，导致整机无法启动，返工2000片板子。所以布线前，务必用Excel或Notepad把所有网络按此分类标色，这是后续所有决策的基石。

2.2 四层板与六层板的布线策略差异：别再盲目套用“Top-Sig, L2-GND, L3-PWR, Bot-Sig”模板

很多教程教新人“四层板就用Top-Layer做信号，第二层全铺GND，第三层做电源，Bottom层补线”。这在2005年设计单片机系统时或许可行，但在今天设计带USB3.0和Wi-Fi6的IoT主控板时，就是灾难源头。我拿手头一个真实案例说明：某款基于ESP32-WROVER的智能家居网关，客户要求四层板（嘉立创标准叠层：1oz铜，1.6mm板厚，介电常数εr=4.2）。原理图含：

• 1组USB2.0（D+/D-）
• 1组SPI Flash（CLK/MOSI/MISO/CS）
• 1路麦克风模拟输入（IN_P/IN_N）
• 3.3V/1.1V双电源域
• 2.4G天线馈点

若强行套用“Top-L2-GND-L3-PWR-Bot”结构，会立刻暴露出三个死结：

1. USB2.0差分对无法跨层：D+和D-必须同层走线以保证耦合一致性，但Top层要留给天线馈点和SPI信号，Bot层又需承载部分电源走线，结果D+在Top、D-被迫绕到Bot层，差分阻抗失配，眼图张开度<30%；
2. 模拟输入被数字地污染：麦克风IN_P走线经过L2 GND平面的分割缝（因L3 PWR层挖槽避让），回流路径被迫绕行，拾取到SPI CLK切换噪声；
3. 电源分割导致压降不均：L3层PWR被USB插座焊盘、天线净空区切割成三块孤岛，1.1V Core电源在CPU高负载时压降达120mV。

最终解决方案是重构叠层：

• L1（Top）：USB2.0差分对 + 天线馈点 + 关键模拟信号（IN_P/IN_N）
• L2（Inner1）：完整GND平面（无任何分割）
• L3（Inner2）：1.1V Core电源（局部铺铜，避开高频区域） + 3.3V I/O电源（独立铜皮）
• L4（Bot）：SPI信号 + 复位/中断等低速控制线

关键改变在于：牺牲L3层的“全电源”幻想，换回L2层GND的绝对完整性。实测USB眼图张开度提升至72%，麦克风底噪降低18dB。这里没有“标准答案”，只有根据信号类型动态分配层资源的逻辑。六层板同理，常见错误是把L3/L4都设为GND——浪费了宝贵的内层资源。更优策略是：L2/GND、L3/高速信号、L4/电源、L5/GND，这样既保证回流路径最短，又为关键信号提供独立布线层。

2.3 “常用”二字背后的行业共识：哪些规则已成不可逾越的红线？

搜索热词里反复出现的“pcb走线要求”“pcb布线规则和技巧”，其核心并非个人经验，而是IPC-2221B、IEC 61000-4-3、GB/T 16263等标准在工程实践中的具象化。我整理出7条经嘉立创/华大半导体产线验证的硬性红线，违反任意一条，量产阶段必然触发DFM（Design for Manufacturability）拦截：

1. 线宽与电流匹配：1oz铜厚下，10mil线宽最大载流1A（温升10℃），但实际设计必须按2A留裕量。曾有个客户用8mil线走3.3V/2A电源，嘉立创制程检测发现蚀刻后线宽仅6.2mil，直接拒收；
2. 隔离槽宽度：AC220V输入端子到低压电路，爬电距离≥6mm（FR4板材），嘉立创默认槽宽5.5mm，必须手动加宽至6.2mm并标注“安规槽”；
3. 差分对线距：USB2.0要求D+/D-间距5~8mil，实测发现7mil时阻抗最稳（90.3Ω），但若走线经过过孔，必须保持过孔周围20mil内无其他走线，否则阻抗跳变；
4. 去耦电容位置：LDO输出端电容到芯片VDD引脚距离≤2mm，我用AD测量过，超3mm时100MHz以上纹波增加40%；
5. 晶振走线：XTAL_IN/OUT必须包地（GND铜皮包围，留出焊盘），且包地铜皮到晶振外壳距离≥0.3mm，否则起振失败率超30%；
6. RF天线馈点：2.4G天线馈点到主控芯片距离≤15mm，且馈线全程50Ω微带线（线宽0.8mm，介质厚0.2mm），嘉立创提供的叠层计算器显示，0.8mm线宽在0.2mm介质下阻抗为49.7Ω；
7. BGA扇出通道：0.4mm pitch BGA，扇出通道最小宽度=8mil，否则嘉立创钻孔偏移会导致焊盘脱落。

这些不是“建议”，而是产线设备精度和材料特性决定的物理极限。记住：PCB工厂的蚀刻公差是±15%，钻孔偏移是±3mil，你的设计必须把这30mil的误差空间提前吃掉。

3. 核心布线规则详解：从参数计算到AD/Allegro实操步骤

3.1 高速数字信号：等长与阻抗控制的双重博弈

3.1.1 等长规则的本质：不是“长度相等”，而是“电气长度一致”

新手常陷入误区：用AD的“Length Tuning”工具把DDR数据线全调到1250mil，结果内存初始化失败。问题出在“电气长度”≠“物理长度”。信号在PCB上传播速度v=c/√εr，FR4的εr≈4.2，故v≈1.46×10⁸m/s。而上升沿时间tr决定有效频率f=0.35/tr。以DDR3-1600为例，tr≈250ps，则f≈1.4GHz。当走线长度L>λ/10（λ=v/f≈2.1cm），就必须视为传输线处理。此时等长目标不是几何长度一致，而是相位延迟一致。实测发现：同一网络中，走线经过过孔（引入0.3nH电感）比直走线多0.8ps延迟，经过90°转角（引入0.02pF电容）多0.5ps延迟。因此，真正有效的等长策略是：

1. 先做拓扑规划：DDR数据线采用Fly-by拓扑，地址/控制线用T型拓扑，避免星型拓扑导致的反射；
2. 分段等长：将走线分为“芯片到第一个颗粒”、“颗粒间”、“颗粒到终端电阻”三段，每段单独等长，而非全局统一；
3. 补偿非理想因素：在AD中启用“Phase Tuning”（需AD23以上版本），输入过孔数量、转角数量，软件自动计算延迟补偿值。

我调试过一款瑞芯微RK3399开发板，原设计数据线等长公差±50mil，但实测发现即使满足此条件，读写错误率仍达10⁻⁴。改用分段等长+相位补偿后，公差收紧至±15mil，错误率降至10⁻⁹。关键参数表如下（嘉立创四层板实测）：

提示：AD中设置等长时，务必在“Design Rule”→“Routing”→“Length”中勾选“Use Phase Delay”，否则只是纯几何长度匹配。

3.1.2 阻抗控制的实操陷阱：为什么你算的50Ω，工厂做出来是58Ω？

阻抗计算看似简单，但工厂制程偏差会让理论值失效。嘉立创标准工艺中，1oz铜厚实际为1.2oz（因电镀增厚），介质厚度公差±10%，蚀刻侧蚀导致线宽减小8%。因此，我的做法是：

1. 预补偿设计：目标50Ω，设计时按47Ω计算。用Saturn PCB Toolkit输入：H=12mil，εr=4.2，T=1.4mil，反推W=7.8mil；
2. 叠层确认：下单前向嘉立创索要《叠层结构确认单》，重点核对L1-L2介质厚是否为12mil（非标订单常为10mil或14mil）；
3. 首板验证：贴片后用矢量网络分析仪（VNA）测TDR曲线，我常用Keysight FieldFox，校准后测得阻抗偏差>±5%立即停线。

曾有个客户坚持用AD自带阻抗计算器，设计出6mil线宽，嘉立创生产后实测阻抗62Ω，导致千兆以太网PHY芯片无法握手。重投板时改为8mil线宽，实测51.3Ω，一次通过。记住：工厂的铜厚和介质厚，永远比你图纸上的数字更真实。

3.2 差分信号布线：USB2.0/HDMI的“双线共生法则”

3.2.1 差分对的核心矛盾：耦合度 vs. 阻抗稳定性

USB2.0要求差分阻抗90Ω±10%，但单纯调线宽/线距会陷入两难：线距越小，耦合越强，共模噪声抑制越好，但阻抗越难控制；线距越大，阻抗易达标，但外部干扰易破坏差模平衡。实测数据表明：7mil线距+7.5mil线宽组合，在嘉立创四层板上达成最优平衡（阻抗90.1Ω，耦合度78%）。操作步骤：

1. 在AD中创建差分对规则：
   • Design→Rules→Routing→Differential Pairs
   • 设置Min Gap=5mil（最小间距），Max Gap=10mil（最大间距），Target Gap=7mil
   • Width=7.5mil，Min Width=6mil，Max Width=9mil
2. 布线时启用Interactive Routing→Differential Pair Routing，软件自动保持线距；
3. 关键禁忌：禁止在差分对中间走其他信号线。哪怕是一根0.1mm宽的测试线，也会使耦合度下降至65%，眼图闭合。必须用GND铜皮隔离，且GND铜皮到D+线距离≥15mil。

注意：Allegro中需在Shape→Parameters中设置Coupling为Tight，否则默认Loose模式会忽略线距约束。

3.2.2 HDMI布线的特殊挑战：TMDS时钟的抖动控制

HDMI 1.4的TMDS时钟频率达165MHz，但真正致命的是其抖动容限仅为0.3UI（Unit Interval）。这意味着1ns的时钟周期内，边沿抖动不能超0.3ns。布线时必须：

• 时钟线单独成对：TMDS Clock必须与Data0/1/2分开布线，且Clock对到Data对间距≥50mil；
• 禁止跨分割平面：Clock对下方GND平面必须连续，若遇电源槽，需用0.5mm宽GND桥连接；
• 终端匹配：在接收端放置100Ω并联电阻（非串联），我实测发现串联匹配会使上升沿过冲达35%。

一个教训：某4K显示器主控板，HDMI输出图像撕裂。用示波器测TMDS Clock抖动达0.42UI。检查发现Clock对下方GND被USB3.0电源槽切断，加铺GND桥后抖动降至0.28UI，故障消失。

3.3 模拟小信号布线：如何让μV级信号不被数字噪声“淹没”

3.3.1 模拟地的“物理隔离”与“单点连接”

模拟小信号布线的核心是地平面管理。错误做法：把AGND和DGND用0Ω电阻连接在电源入口处。正确做法：AGND和DGND物理分离，仅在ADC/DAC芯片下方通过1个过孔单点连接。原因：数字地上的开关噪声（di/dt可达10A/ns）会在地平面上产生mV级压降，若AGND与DGND大面积相连，此噪声直接耦合进模拟信号。

实操步骤：

1. 在AD中新建AGND层（如Layer 3），仅覆盖模拟电路区域；
2. DGND铺满L2层（数字区域）；
3. 在ADC芯片GND焊盘正下方，放置1个直径20mil过孔，连接AGND与DGND；
4. 所有模拟信号走线（如麦克风IN_P）必须在AGND层上方，且下方无任何数字走线。

我调试过一款心电采集板，原始设计AGND/DGND用宽铜皮连接，ECG信号基线漂移达±5mV。改为单点连接后，漂移降至±20μV。关键细节：过孔必须紧贴ADC GND焊盘，偏离>1mm即失效。

3.3.2 屏蔽与滤波的协同设计

模拟输入线必须“双保险”：

• 屏蔽：用嘉立创提供的“Shielded Cable”接口，内部走线采用“GND包围信号”结构（信号线居中，左右各10mil GND线，上方覆GND铜皮）；
• 滤波：在ADC输入端放置RC低通滤波（R=100Ω，C=100nF），截止频率16kHz，实测可衰减80%的开关噪声。

提示：RC滤波电容必须用NP0材质，X7R电容在高频下ESR突增，会削弱滤波效果。

3.4 电源与地布线：低阻抗回路的构建艺术

3.4.1 电源平面的“挖槽”哲学：何时该切，何时该连？

电源平面不是越完整越好。例如，为LDO供电的3.3V平面，若与数字VCC3V3共用同一铜皮，数字负载突变会导致LDO输出电压跌落。正确策略：

• 分域供电：为模拟电路、数字电路、RF电路分别设置独立电源铜皮；
• 智能挖槽：在电源铜皮上挖槽隔离不同域，但槽宽必须≥20mil（嘉立创最小蚀刻线宽），否则槽边缘毛刺引发EMI；
• 桥接控制：若两域需共享电源（如ADC数字接口需VCC3V3），在槽上放置0Ω电阻或磁珠，而非直接连铜皮。

我设计过一款工业PLC主控板，原设计3.3V平面全连通，PLC输出继电器动作时，ADC采样值跳变±12LSB。在3.3V平面挖槽隔离模拟域后，跳变降至±1LSB。

3.4.2 去耦电容的“就近”原则：距离比容值更重要

去耦电容的首要参数不是容值，而是ESL（等效串联电感）。0805封装ESL≈0.8nH，0402封装ESL≈0.4nH。因此：

• 第一级去耦（100nF）：必须用0402封装，紧贴芯片VDD/VSS焊盘，走线长度≤1mm；
• 第二级去耦（10μF）：可用0805，但到芯片距离≤5mm；
• 第三级去耦（100μF）：电解电容，可放于电源入口，但需通过宽铜皮连接。

实测对比：0402电容距芯片2mm时，100MHz噪声抑制比距1mm时差12dB。这就是为什么嘉立创BOM清单里，0402电容单价比0805高30%，但性能不可替代。

3.5 高压隔离布线：安规不是“加宽线距”，而是系统级设计

3.5.1 爬电距离与电气间隙的工程实现

GB 4943.1-2011规定：基本绝缘下，AC220V到SELV（安全特低电压）的爬电距离≥3.2mm，电气间隙≥2.5mm。但嘉立创标准工艺中，绿油覆盖下的爬电距离可缩减至2.0mm（因绿油CTI值>600）。因此：

• 裸铜隔离槽：必须≥6.2mm（满足爬电距离）；
• 绿油覆盖隔离：可在槽内涂覆绿油，此时槽宽≥2.5mm即可（满足电气间隙）；
• 3D结构件配合：在AC输入端子旁加装塑料挡墙（高度≥3mm），可将爬电距离缩短至1.8mm。

我做过一款医疗监护仪电源板，客户要求最小尺寸。最终方案：AC端子间挖6.2mm槽+绿油覆盖+挡墙，整体尺寸比纯槽设计小40%。

3.5.2 隔离器件的布局陷阱

光耦、隔离运放的输入/输出侧必须严格分区：

• 输入侧（高压）走线禁入输出侧（低压）区域；
• 隔离器件下方PCB禁止铺铜，必须开窗（裸基材）；
• 隔离器件引脚间距离≥8mm（嘉立创可加工最小间距）。

曾有个项目，光耦输入侧走线绕到输出侧下方，虽未短路，但高压脉冲通过寄生电容耦合，导致MCU频繁复位。重布线后加开窗，故障根除。

4. 工具实操与避坑指南：AD与Allegro中的高频痛点解决方案

4.1 Altium Designer高频问题实战修复

4.1.1 “AD中PCB上器件不能选中”的根因与解法

此问题90%源于层可见性设置错误。AD默认开启“Multi-layer”（多层），但若当前视图关闭了器件所在层（如Top Layer），则器件不可选。正确操作：

1. 按L键打开层管理器；
2. 确保Top Layer、Mechanical 1（器件轮廓层）、Keep-Out Layer（禁止布线层）全部勾选；
3. 若仍无效，检查View Configuration→Board Layers & Colors中，Components选项是否启用。

注意：某些AD24版本存在Bug，重启软件后“Select”工具失效。临时解法：按Ctrl+Shift+R重置视图，或切换到3D Layout Mode再切回2D。

4.1.2 “AD如何在PCB中显示元器件型号和名称”

默认不显示是为防丝印重叠。开启方法：

• Design→Board Layers & Colors→Components→ 勾选Show Component Designators；
• 右键器件 →Properties→Designator→ 设置字体大小≥8mil（嘉立创最小识别字号）；
• 关键技巧：在View Configuration中，将Top Overlay层颜色设为黄色，确保丝印清晰可见。

4.1.3 “AD24怎么输出PCB文件”——Gerber生成避坑清单

AD24输出Gerber的致命陷阱：

• 未勾选“Plot on all layers”：导致内层GND平面缺失；
• 未设置“Drill Drawing”：嘉立创无法识别钻孔文件；
• 丝印层误用“Top Overlay”而非“Top Silkscreen”：嘉立创将拒绝接收。

标准流程：

1. File→Fabrication Outputs→Gerber Files；
2. General页：Units=Inches，Format=2:5；
3. Layers页：勾选All Layers，Drill Drawing页勾选Drill Guide和Drill Drawing；
4. Advanced页：Output Mode=Gerber X2（兼容嘉立创新系统）；
5. 输出后，用嘉立创提供的Gerber Viewer检查，重点确认：
   • GND平面是否完整（无白色空洞）；
   • 钻孔文件.drl是否包含所有孔径；
   • 丝印文字是否在Top Silkscreen层。

4.2 Cadence Allegro高频问题攻坚

4.2.1 “Allegro 17.2版本软件打开brd文件时，没有弹出Allegro PCB Designer Product Choice”

此为License配置错误。根本原因是allegro.lic文件未指向正确版本。解决步骤：

1. 打开C:\Cadence\SPB_17.2\tools\bin\license.dat，确认FEATURE allegro_pcb的版本号为17.20；
2. 在C:\Cadence\SPB_17.2\share\pcb\text\env中，编辑allegro.env，添加：

   setenv CDS_LIC_FILE "5280@your-server" setenv CDS_AUTO_64BIT "TRUE"

3. 重启Allegro，问题解决。

提示：若使用浮动License，需确保lmgrd服务正常运行，且端口5280未被防火墙拦截。

4.2.2 “Allegro PCB Design中，如何确定查看距离和长度”

Allegro无AD的实时长度显示，需手动测量：

• 按Q键激活Measure工具；
• 点击起点→终点，状态栏显示Distance（欧氏距离）和Path Length（走线长度）；
• 关键技巧：按住Shift键拖动，可锁定水平/垂直测量，避免斜线误差。

4.2.3 “Allegro的PCB可以转换为AD格式吗？”——转换链路与数据损失预警

技术上可行，但强烈不推荐。转换工具（如PCB Translator）会丢失：

• 差分对约束（Differential Pair Rules）；
• 阻抗控制规则（Impedance Profiles）；
• 层叠结构参数（Stackup Definition）；
• 3D模型关联（3D Body Mapping）。

若必须转换，唯一可靠路径：

1. Allegro导出ODB++格式（File→Export→ODB++）；
2. AD24导入ODB++（File→Import→ODB++）；
3. 导入后，必须手动重建所有约束规则，并用Tools→Signal Integrity→Verify Design检查。

我试过转换一款Xilinx Zynq板，差分对规则丢失导致USB3.0无法识别，重布线耗时16小时。结论：跨平台转换是最后手段，不是常规流程。

5. 常见问题与排查技巧实录：来自产线的真实故障库

5.1 信号完整性故障：眼图闭合、串扰超标

5.1.1 故障现象：USB2.0眼图张开度<40%，误码率高

排查路径：

• 第一步：用示波器测USB PHY的D+、D-单端波形，确认是否对称（幅度差<5%）；
• 第二步：检查差分对线距是否恒定（用AD的Measure工具抽检10处，偏差>±1mil即不合格）；
• 第三步：验证参考平面连续性——在D+线下方L2层是否存在GND分割缝（用View→Layer Stackup查看）；
• 第四步：确认终端匹配——USB插座处是否焊接100Ω并联电阻（非串联）。

根治方案：重新布线，线距固定为7mil，D+线下方GND平面挖槽处用0.3mm宽GND桥连接，终端电阻改用0402封装。

5.1.2 故障现象：DDR3读写错误，内存初始化失败

排查路径：

• 第一步：用VNA测TDR，确认特征阻抗是否在50±3Ω范围内；
• 第二步：检查等长公差——用AD的Reports→Report Routing→Length Tuning导出详细报告；
• 第三步：验证拓扑——DDR数据线是否为Fly-by，地址线是否为T型；
• 第四步：检查终端电阻——是否在末端（非始端）放置33Ω串联电阻。

根治方案：将数据线等长公差收紧至±10mil，地址线改用T型拓扑，终端电阻移至颗粒末端。

5.2 电源完整性故障：电压跌落、纹波超标

5.2.1 故障现象：LDO输出纹波>50mVpp，导致ADC采样噪声大

排查路径：

• 第一步：用示波器探头直接测LDO输出引脚（非测试点），确认是否真纹波；
• 第二步：检查去耦电容——0402电容是否紧贴LDO输出引脚（距离≤1mm）；
• 第三步：验证PCB走线——LDO输出到电容的走线是否过细（应≥15mil）；
• 第四步：检查GND回路——电容GND焊盘是否通过多个过孔连接到L2 GND平面。

根治方案：更换为0402 100nF NP0电容，走线加宽至20mil，增加2个10mil过孔连接GND。

5.3 安规与制造故障：DFM拦截、安规测试失败

5.3.1 故障现象：嘉立创DFM报告提示“High Voltage Clearance Violation”

排查路径：

• 第一步：在AD中启用Design→Rules→Electrical→Clearance，设置AC220V网络与其他网络最小间距为6.2mm；
• 第二步：用Tools→Polygon Connect→Repour Selected Polygons刷新所有GND铜皮，确认无铜皮意外延伸至高压区；
• 第三步：检查丝印——高压区域丝印是否覆盖了隔离