从LVS到Calibre PEX：生成可靠HSPICE寄生网表的全流程与避坑指南

做了这么多年模拟版图验证，我越来越确认一件事：LVS通过只是起点，真正决定后仿能不能贴近实测的，是PEX这一步做得够不够细。很多工程师把Calibre PEX当成“LVS之后点一下按钮的事”，结果提取出来的HSPICE网表要么端口错位，要么寄生参数数量离谱，要么直接仿真不收敛。这篇文章就围绕“从LVS验证到Calibre PEX提取HSPICE网表”的完整流程，把我实际跑通过的一套方法、配置项背后的原因、以及踩过的坑逐一拆开讲。内容偏实战，适合刚接触全定制版图后仿的工程师，也适合已经被PEX结果折磨过、想系统梳理一遍的同行。

1. 为什么PEX之前必须先啃下LVS这根硬骨头

1.1 LVS不是“过一遍”这么简单

每次听到有人说“LVS过了，可以提PEX了”，我都会多问一句：LVS的报错是不是真的清零了？有没有仔细看过ERC报告？金属密度相关的软连接查过没有？这些不是例行公事的追问，而是因为这直接关系到PEX结果能不能用。

从工具原理上讲，Calibre PEX并不是独立于LVS的另一种验证，它是在LVS已经建立的器件识别和网络连接关系之上，再做寄生参数提取。也就是说，PEX要先复用LVS阶段的rule deck去“认识”版图里的每一个MOS管、电阻、电容、二极管，识别出它们各自的端口和连接线，然后再基于这些连接关系计算寄生R和C。如果LVS这一步就存在短路、开路或者器件识别错误，PEX提取出来的HSPICE网表会把同样的问题原封不动地带进去。更麻烦的是，LVS报错往往是单一的、明确的，而寄生提取之后，错误的影响会散布到几十万个寄生器件里，到时候想定位都无从下手。

我见过一个真实案例：一个运算放大器的版图，LVS报了一个“missing contact”的警告，当时觉得只是两个衬底接触孔没画够，不影响连接，就忽略了。结果PEX提取出HSPICE网表之后，衬底网络被分成了两个独立的子网络，等效于在衬底上串联了一个很大的电阻。后仿的共模抑制比和实测差了将近20个dB，排查了两天才回到layout上补了接触孔。这个教训之后，我在团队里定了条规矩：PEX之前必须输出一份干净的LVS报告，短路和开路项完全清零，ERC的高危项逐一确认，否则不允许启动提取。

1.2 LVS阶段就要盯住的几个检查项

既然LVS是PEX的地基，那LVS阶段就不能只盯着“clean”这个结果，还需要针对未来提取做几个前置检查。

第一是电源地网络的识别。很多工艺库里VDD和VSS是靠text label或pin来定义的，LVS阶段就要确认电源网络没有被不同名字的label截断。比如顶层用了VDD，底层单元里却用VCC，LVS有时会因为电源网络同名而自动合并，有时则会当成两个网络。这个差异会直接影响PEX阶段的衬底节点和电源网络合并规则，导致提取出来的HSPICE网表里电源地网络命名混乱。

第二是器件的“识别模式”。Calibre LVS对MOS管的识别有“recognize gates”这类选项，通常设置为All。如果设置不对，有些器件会被LVS当成普通连线或子电路的一部分，到了PEX阶段就不会生成对应的寄生模型。特别要注意那些宽长比很大的功率管、叉指型电容和ESD器件，它们在PEX阶段的模型选取本身就比较特殊，LVS识别阶段就不能落下。

第三是把ERC报告单独调出来看一遍。PEX阶段工具要根据“网络类型”来判断哪些线是信号线、哪些是电源地线、哪些需要计算结电容和衬底寄生。ERC里的floating node、substrate pickup缺失这类问题如果不解决，PEX要么提取出大量虚假寄生，要么把本该相连的衬底节点断开。总之，LVS阶段的每一项检查，都是在为PEX减少一个隐藏的变量。

2. 开工前先摸清PEX的“粮草弹药”：输入文件与目录规划

2.1 Rule文件从哪来，怎么选

Calibre PEX的rule deck通常由Foundry和PDK一同提供，不同工艺节点、不同PDK版本对应的rule文件可能差别很大。常见的有两类：一类是“calibre.rule”这种单一的综合性文件，里面同时包含LVS和PEX的配置；另一类是拆分式的结构，主文件通过INCLUDE的方式引用若干个组件文件，比如device rule、extraction rule、layer mapping文件。打开主文件后通常能看到类似“PEX”“XRC”的注释区域，这些就是寄生提取的入口配置。

前期最容易踩的坑是拿错版本。曾经有段时间我们同时维护TSMC 28nm和GF 22nm两个项目，两个PDK的目录结构几乎一样，rule文件名也都是calibre.rule。有同事在一个项目里跑了另一个项目的rule文件，Calibre并不总是直接报错，而是会在LVS报告里出现一堆“layer not found”的警告，然后提取结果里少了半个芯片的金属电容。所以拿到rule文件之后，第一件事不是急着跑，而是打开文件头，确认工艺名称、版本号和PDK发布日期，并且和当前电路设计用的工艺文件canonical name对一遍。

2.2 目录结构和文件命名如何规划

对PEX这种动辄处理上百兆GDS的任务来说，运行目录的规划直接影响排查问题的效率。我的习惯是这样的：

project_name/ ├── layout_data/ # GDS或OASIS文件 ├── source_netlist/ # 从原理图导出的CDL/HSPICE网表 ├── rule_deck/ # PDK提供的rule文件 ├── run_pex/ # Calibre PEX运行目录 │ ├── input/ # 输入数据副本 │ ├── output/ # 提取结果 │ └── log/ # log与report └── simulation/ # 后仿HSPICE文件

PEX运行目录不要放在只读路径下，因为Calibre PEX会在运行过程中生成大量中间文件，包括临时layout、device list、报告文件等。如果权限不足，工具会卡在初始化阶段，报一些和磁盘空间相关的模糊错误。

文件命名也要统一。我习惯把输出网表命名为“topcell_name.pex.netlist”，而不是用默认的“calibre.pex.netlist”。因为一个项目迭代十几轮之后，默认名会让你分不清哪份是最新结果。还有一个小技巧：每次跑PEX之前，把输入GDS的修改时间记录到log文件里，如果后来发现提取结果和版图对不上，第一件事就是校验这份时间戳和file checksum，很多“诡异问题”其实都是跑了旧版GDS。

2.3 源网表与版图的对应关系检查

PEX阶段需要一份source netlist作为参考，这套网表通常是从原理图工具里导出的CDL或HSPICE格式网表。如果你们公司用Cadence环境，就导CDL；如果用OrCAD这些工具，也完全可以导出HSPICE格式的网表给Calibre当作source。需要注意的不是格式本身，而是这份网表必须和版图是同一个设计版本。

Calibre在PEX阶段会用source netlist来对照识别器件的端口和连接，如果source网表里某个管的宽长比和版图提取出的器件不一致，工具会提示“device mismatch”。很多工程师会直接忽略这类报告，但它的真正含义是：你提出的寄生网表，里面那个器件的模型参数可能来自错误的source instance。后仿时可能表现正常，也可能直接让带宽、增益这些指标跑偏。

所以在跑PEX之前，至少要确认source netlist完成了一次成功的LVS运行。换句话说，版图和source网表在LVS阶段已经匹配干净，PEX阶段才会把source网表只当作器件元数据的参照，而不是重新做一次对错判断。这一步看似多余，实际能省掉后面数不清的调试时间。

3. Calibre PEX配置项逐项拆解：从Input到Output

3.1 Inputs页签：GDS和Rule文件的关联逻辑

Calibre PEX的界面通常由Calibre Interactive调起，流程里选择“PEX”之后，首先看到的就是输入配置页。这里要填三样东西：Layout（版图数据库）、Rule File（rule deck）、Source Netlist（源网表）。很多人以为把文件路径填对就行，其实关键在于理解它们之间的关联逻辑。

Layout文件的选择相对直接，GDS或OASIS都可以。但要注意一点：如果版图数据里有多个cell，Calibre会读取rule deck里定义的“LAYOUT PRIMARY”作为顶层cell名。这个名称必须和GDS里的顶层单元完全一致，大小写都不能错。如果顶层cell名配不上，工具会在报告里报“cell not defined”，但位置隐藏在几十行日志中间，不仔细看很容易漏掉。

Rule File的填写直接决定PEX的“视角”。Calibre PEX与LVS共用大部分rule deck，但通过“PEX”这个运行模式，工具会启用rule文件里寄生提取相关的部分。有些PDK还会单独提供名为“calibre.pex.rule”的衍生文件，里面已经预设了提取所需的层次定义和精度选项。这里我的建议是：优先使用PDK为PEX模式专门提供的文件，而不是自己手工修改LVS主文件。因为寄生提取对层次定义极其敏感，一个布尔层写错，提取出的电容值可能整体差一个数量级。

Source Netlist的选择则需要考虑提取层次。如果源网表是顶层带子电路的层次化结构，PEX提取时可以选择“hierarchical mode”来保持这种层次关系，让后仿调试更容易对应回原理图；如果源网表是拍平后的flat网表，那提取也通常会以flat方式输出。总之，这三者的搭配要服从同一个目标：让最终输出的HSPICE网表和原理图的对应关系最清晰。

3.2 Extraction Type怎么选：C、RC还是R+C、RCC

这是整个PEX配置里最需要动脑的一个选项。Calibre PEX默认给出的Extraction Type大致有C、CC、R、RC、R+C、RCC这么几种，选错了要么丢信息，要么网表爆炸式膨胀。

先说说我实际使用中总结的一张对照表：

实际项目里怎么选？我的经验是：常规模拟后仿，比如运放、LDO、基准源，直接选RC，这个模式已经能把绝大多数影响包进去，网表规模在可接受范围。如果是高速接口电路、RF模块，对耦合路径特别敏感，就选RCC，虽然提取时间可能翻倍，但能在后仿阶段抓住串扰引起的波形毛刺。而R+C这个选项常常被忽略，它比RC少了线间耦合电容，但对地电容和电阻仍然保留。如果你只是验证一个模块的静态工作点，或者做电源网络检查，R+C是个效率很高的选择。

3.3 Netlist Format选择与端口处理策略

在Outputs配置里，把网表格式选定为HSPICE，这是本文的核心动作。IPC（International Parasitic Capacitance）时代大家都在用SPICE格式，但模拟设计里HSPICE网表因为语法清晰、兼容性好、运行稳定，依然是后仿的主力格式。

选定HSPICE之后，还会遇到几个细节要不要勾选。首要的是“Include parasitic RC”之类的导出选项，这个要保证是开启的，否则会得到一份“提取了等于没提取”的网表。其次是对端口的处理：PEX输出网表的端口顺序，默认情况下会和source netlist保持一致，但万一不一致，后仿时端口接错，后果是灾难性的。Calibre提供了端口顺序调整的选项，我建议PEX跑完后立刻打开输出的网表，核对“.subckt top out in vdd vss”这一行和源网表顺序是否一致。

端口命名也是一个坑。版图里的电源地label如果同时存在“VDD”和“VSS”，提取后的HSPICE网表里这些端口名会被当作全局节点处理。如果在HSPICE仿真时没有正确声明全局节点，工具可能会把VDD和VSS当成普通信号线。处理办法是在PEX设置里把电源地网络显式指定为“Power nets”和“Ground nets”，让工具在网表中使用类似“gnd!”这样的特殊保留名，这样后仿时就不会因为大小写或通配符问题导致电源网络悬空。

3.4 电源地网络的识别与处理

电源地网络的识别是模拟PEX里最考验经验的一环。Calibre PEX需要知道版图里哪些网络是电源、哪些是地、哪些是衬底连接，才能在提取时决定是否把某些节点合并到全局网络上。

在PEX配置界面里，一般会有个Power/Ground的表格，你需要手动或从source网表里导入电源地清单。我的习惯是把所有电源网络名和地网络名列全，包括模拟电源AVDD、数字电源DVDD、模拟地AGND、数字地DGND，以及衬底节点SUB。不要只填主电源地的简称“VDD/VSS”，因为PEX提取时如果遇到一个叫“AVDD”的网络，而你没有把它标记为电源网络，那么它上面的去耦电容特性就会被当成信号耦合路径来提取，结果和真实情况完全不同。

衬底节点尤其要留意。大多数CMOS工艺的PEX rule会自动把衬底连接提取为一个名为“SUB”“BULK”或“VSS”的全局节点。如果源网表里没有显式的衬底端口，PEX输出的网表里可能会把衬底节点以“:SUB”这样的形式挂在每个器件附近。后仿时如果忘了声明这个节点的全局属性，仿真器会把所有体效应电容都当成悬空节点来处理，直流工作点很快就崩了。这块配置我每次都会单独检查一遍，避免“最不起眼的选项带来最致命的问题”。

4. HSPICE网表输出的核心参数：格式、精度与层次

4.1 HSPICE网表的两种呈现方式

PEX输出HSPICE网表有两种常见形态：层次化（hierarchical）和扁平化（flat）。前者保留原始设计的子电路层次，比如顶层调用子模块，子模块内部再调用单元；后者把所有层次打平，一个超大子电路里直接放几百个器件和几万条寄生RC。

从我自己的后仿习惯来看，小模块和中等规模模块，直接用扁平化输出最省心。仿真时不用处理复杂的模块连接关系，HSPICE跑起来也快。但如果是整个ADC、SerDes TX一类的大模块，扁平化网表动辄几十万行，仿真器读入都费劲，这时候层次化提取的优势就体现出来了——可以分模块后仿，也可以把内部节点单独拉出来观测。

选择层次化还是扁平化，不完全是你说了算，还要看PEX rule deck是否支持。如果rule设计时没有保证层次电路边界完整，强行开层次化提取会在子电路边界引入大量伪寄生。我的建议是：先按rule文件默认模式跑一次，看输出网表规模，再用“H-cells/N-cells”这类配置调整关键模块的层次，而不是一开始就盲目追求扁平化或层次化。

4.2 精度控制：电阻、电容的阶数与归并

PEX提取出来的寄生电阻和电容数量极其庞大，如果全部保留，网表体积会大到一个不合理的程度。Calibre提供了精度控制的开关，核心就是归并（merge）和舍入（round）逻辑。

拿电容来说，PEX会把版图上每一对小面积金属图形之间的电容都算一遍，然后通过设置最小电容阈值和合并容差来减少网表规模。如果最小电容阈值设成0.1fF，那么所有小于这个值的寄生电容会被直接丢弃；如果设成1fF，网表会小一个数量级，但后仿时高频路径的寄生丢失也会变得明显。我对精度不高的模块，比如LDO的反馈网络，可以接受0.5fF的阈值；对高速比较器或RF前端，会把这个阈值压到0.01fF左右，宁肯网表大一点，也不希望敏感节点的耦合信息丢失。

电阻的归并逻辑类似。长走线会被分段提取，每一段之间可能串联出很多小电阻。Calibre的“RESISTOR ORDER”参数决定了相邻电阻归并的容忍度，数值越大，合并越激进，网表越小。但如果在某个敏感的高精度电阻分压网络中过度归并，后仿的直流增益就会偏。这个参数我通常是逐个case去试，先跑一版默认值，再看关键节点的RC网络形态是否合理。

4.3 LVS选项对PEX结果的影响

很多人以为PEX是单独跑的一套流程，和LVS选项完全无关。其实Calibre在PEX模式下同样会执行一遍LVS逻辑，只是把对比后的匹配关系作为提取的起点。

所以在PEX设置里，有些“LVS”相关的选项也需要同步检查。比如“Check wafer-level vs. package-level”或“Layout vs. Schematic”的某些过滤开关，如果LVS阶段开了某些特定过滤规则，PEX阶段最好保持一致，否则可能出现器件匹配关系不一致的情况。再比如说“density rule”检查选项，如果LVS时开启了金属密度检查而未通过，PEX时工具会自动跳过部分区域的提取，导致那一块区域的寄生参数整体缺失。

还有一个容易被忽略的选项是“recognize gates”在PEX阶段的对应设置。某些特殊结构，比如两端反并联的二极管、多指MOS管，LVS阶段识别成何种器件，PEX阶段就会以该器件的CDF参数作为提取基准。如果两边设置不一致，就会出现MOS管参数对不上、子电路端口错乱这类问题。所以我通常会在PEX运行前，把LVS和PEX两边的“device generation”设置尽量保持一致，差别越少，越不容易在后期出幺蛾子。

5. 提取完成后：怎么判断这份HSPICE网表是“能用”的

5.1 输出文件都有哪些，应该检查什么

PEX跑完，运行目录里会多出一堆文件，很多人只看一眼有没有生成网表就收工了。这里建议把几份关键输出都看一遍：

• .pex.netlist：最终HSPICE格式网表，后仿就靠它。
• .pex.temp：中间临时文件，包含提取过程中的温度、工艺角信息，以及部分器件参数。
• .pex.log：主要运行日志，记录了器件识别数量、寄生参数数量和警告信息。
• .pex.report：汇总报告，通常包括提取类型、网表格式、顶层单元名这些关键元数据。

我会习惯先看.log里最后一屏的统计数字，比如“Total parasitic capacitors: 53214”这类信息。如果这个数字和同类型模块的历史数据相比突然差出一个数量级，那很可能是提取范围配置错了。比如有的工程师把“extract all layers”的选项误关掉，只提取了top两层金属的寄生，电容数量自然会少一半以上。

然后检查.pex.report里的“Top cell”名称是否和预期一致。这一步看起来多余，但在多版本迭代时，报告里的顶层单元名是最快判断有没有跑错GDS的线索。

5.2 提取网表与LVS网表的差异对比法

拿到提取网表之后，不要急着拿去仿真，先和LVS阶段的source netlist做一次比对。这个比对不是让你逐行读，而是重点看三个信息是否一致：顶层端口列表、子电路端口顺序、器件数量级。

端口列表用文本编辑器打开网表前几行就能看到。HSPICE格式下，顶层子电路会写成“.subckt top in inb vdd vss”，这一行必须和源网表完全一致。如果端口顺序变了，比如“in”和“inb”互换了，后仿时输入接反，波形看起来就像电路坏了，实际上只是端口没对齐。

器件数量级可以用网表里“NMOS”“PMOS”“RES”“CAP”这些关键词统计一下。PEX不会改变器件数量，只会在器件间增加寄生R和C，所以数量级应该和LVS网表基本一致。如果发现MOS管数量明显少了几个，那说明有些器件在PEX阶段没被正确识别，这种情况直接拿.log里的warning来定位，比如“unsupported device”之类。

这里有个小工具方法：在Linux环境下用grep统计关键词数量，比在GUI里数快得多。比如：

grep -c "nm_r" top.pex.netlist grep -c "c_" top.pex.netlist grep -c "xm" top.pex.netlist

看这几个数字是否符合直觉，基本就能判断提取网表是否“有血有肉”。

5.3 在HSPICE仿真中接入寄生网表

校验完毕后，让提取网表真正跑起来还需要做一步“接入”工作。HSPICE仿真通常需要一个顶层testbench文件，在里面通过X调用提取网表的子电路。典型结构是这样的：

.global vdd! gnd! .lib '工艺模型文件' tt .option post .temp 25 x1 in inb out vdd! gnd! top_alias ...

注意两点：第一，X调用的子电路名要和提取网表里的.subckt名字完全一致；第二，全局节点的处理要小心。如果提取网表里电源端口叫“vdd!”，testbench里也必须用同名节点连接，不能在X调用时又接了一个“vdd”，这两个在HSPICE里是不同节点。

接入完成后，用hspice命令行跑一次：

hspice tb_opa_post.sp -o tb_opa_post

看输出的.lis文件里有没有“error”“time step too small”这类关键词。如果有，大概率不是仿真器问题，而是PEX网表和testbench之间端口或节点衔接出了问题。这时候回到第5.2节的端口对比，基本都能找到根因。

6. 实战中的高频踩坑与排查经验

6.1 LVS没clean就硬跑PEX

这个坑我已经说了很多次，但它出现的频率依然最高。很多新人拿到一个项目，发现LVS报了十来个“open”错误，觉得“先跑一下PEX看看，反正后仿还能改”，结果PEX跑出来的网表里这些open对应的节点被悬空，后仿的直流工作点完全对不上。

遇到这种情况，先别急着重跑PEX，回到LVS阶段把open和short一个不剩地清掉。不要觉得“反正仿真可以改网表”来绕过问题，因为PEX的工艺库和物理规则是基于“干净LVS”设计的，人为修改网表只会让后仿结果偏离真实硅片更远。从成本上讲，在版图阶段花一个小时修LVS，远比在后仿阶段花三天找“莫名错误”划算。

6.2 端口识别错误导致网表不可用

端口识别错误是最隐蔽、也最抓狂的一类问题。症状通常是后仿跑通了，但输入输出的对应关系和前仿完全不一样。

一个典型场景是：版图顶层明明只放了两排pin，但PEX输出的网表顶部却多出一个“nA<0>”这样的诡异端口。原因通常是版图顶层存在一些小尺寸的text label，在LVS阶段被当成普通文本忽略掉了，但PEX在提取寄生网络时会尝试把它们识别为端口。

解决办法是在PEX配置里把端口识别模式调成“Used”或“Explicit”，只接受用户在pin层上明确定义的端口，不自动把悬空label当端口。如果你在版图里习惯用金属层的pin来定义输入输出，这个设置尤其重要。排查时用版图工具检查一下顶层pin层有没有多余的text，是快速定位该问题的有效手段。

6.3 电容密度规则提取不完整

我在做一次28nm工艺的电源模块项目时，发现PEX提取出来的金属电容总量比同规模历史设计少了三分之一。一开始以为是rule文件版本问题，后来把提取区域在版图里高亮出来，才发现有一块巨大的MOM电容阵列根本没有被提取。

排查后发现，这个电容阵列使用的金属层组合比较特殊，而rule deck里针对该组合的寄生提取开关没有全开。很多PDK的rule文件默认只启用“可制造性校验”通过的层次组合，如果你的设计用了非常规的金属层叠或者特殊结构，就要手动修改rule文件里的“EXTRACTION CONTROL”字段，把对应组合加入提取范围。

经验是：每接手一个新工艺，找一个包含所有常用器件类型和互连线结构的test chip，专门做一次“全电容提取完整性验证”，确认网表里各个结构的寄生电容数量合理再铺开做全项目。

6.4 大版图提取时间爆炸的几种缓解手段

做大规模模块PEX时，跑十几个小时甚至几天都是常事。这里分享几个实测有效的缓解手段，按推荐优先级排列：

• 分区提取：如果版图是层次化结构，可以只对敏感模拟模块做高精度RC提取，对数字模块用C-only或R+C快速提取，再在顶层合并。
• 提高归并精度参数：把电阻和电容的“merge tolerance”适当放大，比如从“0.01”调到“0.1”，网表规模能下降30%到50%，大部分电路后仿精度损失很小。
• 关闭不必要选项：比如只关心AC特性时，可以关闭“Include junction diode”这类选项，节省器件级提取时间。
• 用OASIS替代GDS输入：同版图OASIS文件读取速度通常比GDS快30%以上，尤其是大版图，效果非常明显。
• 分布式并行处理：如果公司有Calibre的分布式提取license，可以用“-distributed”参数把多块版图的提取任务拆到不同机器上并行跑。

这个阶段还要注意磁盘空间。PEX中间文件可能占用几十GB甚至上百GB空间，跑之前用df -h确认一下运行目录的剩余空间，不要等到跑了一半报“disk full”再后悔。

最后再分享一个我自己的习惯：每次PEX跑完，我会顺手在仿真目录里建立一个“post_sim.log”文件，记录这次提取的rule版本、process corner、提取类型、网表行数。几个月之后，当有人问“这个模块后仿为什么和实测差了2dB”，这份记录能帮你快速定位是工艺角问题、提取设置问题，还是仿真激励问题。工具用久了就会知道，PEX本身不难，难的是让每一步都处在可追溯、可复现的状态。希望这篇实战梳理能帮你少走一些我走过的弯路。