如果你在网上搜“数字钟电路图”，十有八九会看到两片74LS160躺在一块面包板上，夹着一个与非门，旁边拖着一排数码管。很多新手照着图搭起来，数码管要么乱跳，要么卡在某个数纹丝不动，于是开始怀疑芯片是不是买到了假货。其实大多数时候芯片没问题，问题出在你没搞懂一个核心问题：所谓的60进制计数器，并不是真有“60个状态”的计数器，而是把一个10进制计数器和一个6进制计数器串起来。理解了这点，整个数字钟的骨架就清楚了。
这篇文章就聚焦在这个点上：用74LS160设计60进制计数器的完整流程，包括为什么要把60拆成10×6、芯片引脚哪些是“命门”、反馈清零和同步置数两种方案怎么选、仿真的节奏怎么把握，以及上电乱跳这种经典的坑到底怎么排查。适合正在做数字钟课程设计、第一次接触中规模计数器，或者想重新理解同步时序设计的人。
1. 为什么数字钟的“60”要拆成“10×6”来做
先说一个反直觉的结论：市面上没有“60进制计数器”这种现成芯片。74LS160是十进制的，74LS161是十六进制的，它们都是小模数计数器。那数字钟的60秒怎么来？答案是让两个小计数器配合，像接力跑一样，一个计秒个位，一个计秒十位。
1.1 数字钟的计时结构，其实是两个计数器在“接龙”
数字钟秒位显示最多到59，也就是说，它的状态序列是：00、01、02……09、10、11……59、00。这个序列拆开看，可以分成两条轨道：
- 秒个位：0→1→2→……→9，走完10步回到0，这是十进制。
- 秒十位：0→1→2→3→4→5，走完6步回到0，这是六进制。
个位每走完一个循环（从9变回0时），十位就进一位。所以整个电路说白了就是一个十进制计数器（个位）加上一个六进制计数器（十位），再用一个进位信号把两者串起来。这就像人民币找零：60分钱不是真的印一张“60分”的纸币，而是给6张10分硬币，本质同一个道理。
弄明白这一点之后，问题就变成两件事：第一，个位怎么做成标准的十进制；第二，十位怎么把一个原本十进制的芯片“改造”成六进制。前者只需要用74LS160自己的功能，后者则需要动点脑筋，用反馈的方式在计数到6之前让它提前归零。
1.2 为什么选74LS160：同步、十进制、有进位输出
74LS160是TTL系列里的同步十进制计数器，它有四个关键标签：
- 同步计数：所有输出Q0~Q3在同一个时钟上升沿同时翻转，不像74LS90那种异步计数器内部触发器有先后顺序。同步计数器产生的毛刺更少，时序更好分析。
- BCD输出：输出是8421码，0000到1001对应0到9，到9之后自动回0，不用你自己加反馈做十进制。
- RCO进位输出：芯片专门给你留了一个进位引脚，计数到1001（9）时RCO输出高电平，方便级联下一级。
- 异步清零和同步置数：一个低电平立即清零，一个等待时钟沿才装载数据。这两个功能后面会反复用到。
对比一下同样是4位同步计数器的74LS161，它是十六进制的，计数到1111才自动归零。如果用它做个位，你得写额外的反馈逻辑在9之后清零，白白多耗一个与非门。而74LS160天然帮你做好了“逢十归零”这一步，从这个项目出发，它是最顺手的选择。
2. 74LS160的引脚与真值表，搞懂异步清零和同步置数
很多人在这个芯片上翻车，不是因为不会数数，而是没搞明白清零和置数这两个引脚的脾气。74LS160一共16个脚，绝大多数情况下你只需要关注其中一小部分，但每一部分都得接对。
2.1 引脚图：哪些脚是“命门”
- 1脚 CLR'（异步清零）：低电平有效，意思是只要这个脚被拉低，不管时钟什么状态，输出立刻全部变成0。注意“异步”两个字，它不需要等时钟沿。
- 2脚 CLK（时钟）：计数动作发生在时钟上升沿。
- 3~6脚 D0~D3（并行数据输入）：置数时用，装载的是你要预置的BCD值。
- 7脚 ENP、10脚 ENT（使能）：这两个脚同时为高时，时钟上升沿才会计数。任意一个为低，计数器保持不动。
- 9脚 LOAD'（同步置数）：低电平有效，但它跟清零不一样，必须等下一个时钟上升沿才会把D0~D3装进去。
- 11~14脚 Q0~Q3（输出）：BCD码输出，接译码器或示波器就看这里。
- 15脚 RCO（进位输出）：只有当ENT为高且计数器等于9（1001）时，RCO才输出高。
- 16脚 VCC、8脚 GND：电源，5V，别接反。
其中最关键的是1脚和9脚，它们都有“低电平有效”这个前缀，但行为完全不同。很多资料会把它们都叫“复位”，结果有人把LOAD'接地想让计数器归零，结果发现它根本不动作，要等一个时钟才生效，这就是没分清同步和异步。
2.2 真值表其实只需要记四行
| CLR' | LOAD' | ENP | ENT | CLK上升沿后的行为 |
|---|---|---|---|---|
| 0 | X | X | X | 立即清零 |
| 1 | 0 | X | X | 装载D0~D3的值 |
| 1 | 1 | 0 | X | 保持 |
| 1 | 1 | X | 0 | 保持 |
| 1 | 1 | 1 | 1 | 计数加1 |
注意一个细节：当ENT为低时，RCO必定为低。这个特性在级联时特别容易坑人，后面细说。
如果打个比方，异步清零就像直接拔电源，立刻归零；同步置数就像提前该好闹钟，到点才响。拔电源立竿见影，但会有瞬间冲击；等闹钟则干净利落，但你要等那个时刻到来。
2.3 RCO的来龙去脉：不是简单的“Q=9”信号
RCO的逻辑表达式是：RCO = ENT · Q3 · Q0。它要满足两个条件才算数：计数器等于1001，且ENT为高。
这个设计的妙处在于级联。低位片的ENT/ENP接地，RCO接到高位片的ENT或ENP，当低位到达9时高位才解除保持状态，等下一个时钟沿到来自动加一。这样所有芯片共用同一个时钟，高位加一和低位回零精确发生在同一个沿上，不会出现“先变0再进位”的先后错乱。
我的经验是，用逻辑表达式去理解RCO比死记引脚更有用。你后面调试时遇到“高位片不走”的问题，几乎都能回溯到这个表达式上。
3. 60进制计数器的核心：6进制的两种做法
现在进入正题：怎样让一片74LS160只数0到5就自己绕回来。
先说整体架构，两片74LS160，一片做个位（U1），一片做十位（U2），共同接同一个1Hz秒脉冲作为时钟。个位必须接成十进制，十位要改造成六进制。
3.1 整体架构：全同步时钟，别把十位的时钟单独接出来
一个常见的错误做法是：把个位的RCO直接接到十位的CLK上。这种做法叫纹波时钟，原理上能工作，但存在隐患：RCO是组合逻辑输出，不是真正的时钟源，存在几十纳秒的传输延迟，级联多级后错误会累积；而且RCO本身是“逻辑计算”出来的，容易夹带毛刺。在数字钟这种低频场景里未必出大事，但既然74LS160支持同步级联，就没必要走险路。
推荐的做法是：两片芯片的CLK并联接同一个时钟源，U1的ENT和ENP接高常使能，U1的RCO接U2的ENT，U2的ENP接高。这样U2什么时候允许计数，完全由U1的进位信号决定，整个级联过程都是同步的。相当于一个团队共同听同一个指挥，而不是由前一个人拍一下后一个人。
3.2 方案一：反馈清零法（推荐，逻辑简单）
十位U2要数0、1、2、3、4、5，到6就要变回0。74LS160的清零是异步的，所以最简单的思路是：检测到“6”（二进制0110）这个状态出现的瞬间，立刻把CLR'拉低，把两片芯片都清成0。
难点在于怎么识别“6”。看U2的Q3Q2Q1Q0，在0到5这个区间里只有6的编码是0110，特征就是Q2=1且Q0=1。用74LS00（四路二输入与非门）把Q2和Q0接到一个与非门输入端即可：
CLR' = NAND(Q2, Q0)
| 条件 | U2状态 | Q2 | Q0 | 与非门输出（接CLR'） |
|---|---|---|---|---|
| U2=0~5 | 0000~0101 | 0或1变化 | 0或1变化 | 1（不清零） |
| U2=6 | 0110 | 1 | 1 | 0（立即清零） |
注意，这个清0信号要同时接到U1和U2的CLR'。虽然时序上U1在同一个时钟沿本来就要从9变回0，没必要额外清一次，但硬件上多接一根线成本极低，还能避免上电瞬间的随机状态残留，我习惯两片一起清。
这个方案最精简，只需要一片74LS00里的一个与非门。但代价是：从5变6时，6状态会在几十纳秒内“闪现”一下，虽然人眼和数码管根本看不出来，但如果你后续还要用这个信号去驱动更后面的级联电路，这种毛刺就有机会被当成有效脉冲传下去。
3.3 方案二：同步置数法（消除毛刺，思路更严谨）
如果你对毛刺零容忍，或者后面还想继续级联分钟、小时，建议用同步置数法。
思路完全反过来：不让计数器走到6，而是让它从5直接跳回0。前提是LOAD'是同步的，所以你得在“十位等于5且个位等于9”时拉低LOAD'，等到下一个时钟上升沿，U2把D0~D3的0000装载进去，完成5→0的跳变。
检测“十位等于5且个位等于9”需要两个条件同时满足：十位Q2=1、Q0=1，同时U1的RCO为高。因为U1的RCO本身就代表“个位为9且ENT为高”，所以你只需要把三个信号送进一个三输入与非门：
LOAD' = NAND(RCO_U1, Q2, Q0)
| 条件 | U2状态 | RCO_U1 | Q2 | Q0 | 与非门输出（接LOAD'） |
|---|---|---|---|---|---|
| 十位=5 且 个位=9 | 0101 | 1 | 1 | 1 | 0（下个时钟装0） |
| 其他情况 | 0~5 | X | X | X | 1（正常） |
这个方案里，6状态从头到尾就没出现过，所有动作都在时钟沿上完成，时序非常干净。代价是需要一个三输入与非门（74LS10）或者用两个二输入与非门组合，电路稍微多一个门。
对我来说，课程设计交作业用方案一就够了，一来简洁，二来演示效果好；做产品原型或继续往上搭小时计数器，我倾向方案二。
3.4 两种方案的对比，怎么选
| 维度 | 反馈清零法 | 同步置数法 |
|---|---|---|
| 额外器件 | 一个二输入与非门 | 三输入与非门或组合门 |
| 是否出现6状态 | 闪现几十纳秒 | 完全不会 |
| 后续级联风险 | 毛刺可能传入下一级 | 无毛刺，安全 |
| 调试难度 | 简单直观 | 稍复杂 |
| 适用场景 | 数字钟秒位、课程设计 | 钟表扩展、对时序要求高的电路 |
你可能会问：既然置数法没有毛刺，为什么很多教程还是推荐清零法？因为清零法好讲、好理解、好搭，做秒位这种一级级联根本看不出差别。但如果你想展现一点专业水准，可以在报告里把两种方案都分析一遍，最后说明自己选了哪一种。
4. 完整搭建流程：仿真先行，面包板跟上
这个项目不建议直接上烙铁。先用仿真软件把时序逻辑跑通，再动手接线，能省下大量排查时间。我自己做的时候就吃过亏：直接插面包板，结果搞不清是接线错还是逻辑设计错，两头瞎忙。
4.1 在Proteus里先跑一遍，重点观察关键点的波形
打开Proteus或Multisim，按下面的清单连线：
- U1（个位）：74LS160，CLK接1Hz时钟源，ENT/ENP接VCC，CLR'/LOAD'接高，D0~D3不接。
- U2（十位）：74LS160，CLK与U1并联到同一个时钟源，ENP接VCC，ENT接U1的RCO，CLR'/LOAD'的处理取决于你选清零法还是置数法。
- 清零法：U2的Q2、Q0接74LS00的输入，输出接U1和U2的CLR'。
- 置数法：U1的RCO、U2的Q2、Q0接三输入与非门，输出接U1和U2的LOAD'，同时D0~D3全部接地。
- 显示部分可以暂不接，先观察波形。
仿真里要重点盯四个点：
- U1的Q3：每10秒出现一个高电平脉冲，这代表个位走过一个十进制周期。
- U1的RCO：每10秒输出一个高电平，宽度为一个时钟周期。
- U2的Q2：十位从4变5时变高，从5变0时变低，周期60秒。
- U2的CLR'（清零法）或LOAD'（置数法）：应该在59→00切换的瞬间出现一个低电平脉冲。
如果仿真时把时钟调到1Hz，你得盯60秒才看得到完整循环。建议先用10Hz或100Hz时钟快速验证循环规律，确认无误后再换回1Hz做视觉效果。Proteus里右键时钟源可以快速改频率，不用重新接线。
4.2 面包板接线顺序：先把“命脉”铺好
仿真通过之后，面包板搭建按这个顺序来，能避免很多低级错误：
- 关掉电源再接线，不要带电操作。
- 铺电源轨：面包板两侧的+5V和GND轨道先拉通，这是最容易忽略的一步。
- 插芯片：74LS160两片、74LS00（或74LS10）一片、译码器两片，注意芯片的缺口朝向保持一致，别插反。
- 接所有VCC和GND引脚：16脚接5V，8脚接GND。每一片芯片旁边放一个0.1μF去耦电容，电容尽量靠近芯片的电源引脚。
- 接时钟：把1Hz脉冲源接到U1的CLK，同时飞线到U2的CLK。
- 接使能端：U1的ENT/ENP接VCC，U2的ENP接VCC，U2的ENT先不接，等RCO连好再挂。
- 接U1的RCO到U2的ENT：面包板上用一根短跳线，尽量靠近芯片，减少飞线长度。
- 按选定方案接反馈逻辑：清零法把U2的Q2、Q0接到与非门，输出接到两片芯片的CLR'；置数法再把D0~D3接地。
- 接显示部分：74LS160的Q0~Q3接到译码器（74LS48配共阴数码管、74LS47配共阳数码管），数码管段选串220Ω~470Ω限流电阻。
整个过程里，我最想强调的还是去耦电容。面包板上的走线本身有寄生电感和电容，TTL芯片翻转时会产生电源电流尖峰，少了去耦电容，高速或临界状态下很容易误触发。
4.3 上电后的检查步骤，别一上来就盯数码管
上电后如果数码管不是从00开始，不用慌，按顺序排查：
- 先看电源：用万用表量芯片16脚和8脚之间是不是5V，地线是不是真正连通。
- 再看时钟：示波器探头点到U1的CLK，确认有方波，频率符合预期。没有示波器就用逻辑笔或万用表测平均电压，大概在2V左右摆动说明有脉冲。
- 看个位：U1的Q0应该是最低位的分频输出，1Hz输入时Q0是0.5Hz方波，周期2秒。
- 看进位：等个位从9变0的那一瞬间，U1的RCO应该出现一个短脉冲。
- 最后看十位：十位Q0每20秒变化一次，说明级联正常。
这里有个实践技巧：想快速验证60进制是否成立，不必死等60秒。把时钟源临时调成几十赫兹甚至几百赫兹，LED或逻辑笔就能明显看到“进位”的节奏。我当时用1kHz时钟加一个LED接到U2的Q2，看着它每60毫秒闪一下，心里就有底了。
5. 调试实录：搭好之后不工作，问题多半在这几个地方
这部分是我最想写的。因为真正常见的故障不在原理图里，而在实际接线的细节里。我把这些年见到的和遇到的排错经历整理成三条，每条都是能直接操作的排查路径。
5.1 上电乱跳：优先检查CLR'和LOAD'有没有悬空
现象：数码管数字毫无规律地乱变，或者一亮就是各种随机数字。
根因：TTL芯片的输入端悬空时，逻辑上等同于高电平，但很容易被周围电磁干扰拉低。CLR'和LOAD'都是低电平有效的功能端，一旦被干扰拉低一瞬间，计数器就被清零或置数，看起来就像“乱跳”。
排查方法：
- 用万用表量CLR'和LOAD'的直流电平，正常情况下应该是稳定的高电平（接近5V）。
- 如果测量值在1V~3V附近漂移，基本可以断定引脚悬空了。
- 处理方式：把CLR'和LOAD'通过1kΩ电阻接到VCC，强制锁定为高。注意不要直接跟VCC短接，虽然也能用，但加电阻可以保护芯片，也方便你后续把反馈信号挂上去。
我学生时代第一次搭时钟，就是因为觉得“清零和置数不用就空着”，结果整块板子像抽风一样。后来养成习惯：不用的控制端，要么接高、要么接地，绝不悬空。
5.2 十位不走：问题集中在RCO和ENT的接法
现象：个位正常0到9循环，但十位一直停在0，从不进位。
排查步骤：
- 先确认U1的RCO有没有波形。示波器点在U1的15脚，等个位变为9时，RCO应该有一个高电平脉冲。如果没有，检查U1的ENT是否接了高；如果ENT悬空，RCO永远是低。
- 再查U2的ENT，看它是否确实连到了U1的RCO。面包板飞线接触不良是常见原因，用手轻轻拨线看数码管有没有反应。
- 看U2的ENP有没有接高。U2的计数条件是ENT和ENP同时为高，ENP悬空时偶尔能走，偶尔不走，属于典型的不稳定状态。
- 用万用表导通档测一下U1的15脚到U2的10脚之间电阻，正常应该接近于0。
我在排查这类问题时有一条经验：不要只靠目测检查连线，每查一根线，就用手沿线的两端拉一下，确认没有虚插。面包板用久了簧片会松，这种故障最隐蔽，波形正常但就是接触不良。
5.3 从59跳回00的瞬间，数码管闪了一下“60”
现象：清零法接线时，数码管偶尔能看到一个极短暂的“60”闪现，或者后续级联的电路出现了一次误触发。
原理：反馈清零法是异步清零，当十位从5变6时，6状态在几十纳秒内真实存在。数码管和译码器的响应速度如果足够快，理论上能看到这个状态，虽然肉眼和普通数码管基本捕捉不到，但如果你用高速示波器看U2的Q2和Q0，一定能抓到这两个脚同时为高的短暂时刻。
处理思路分三个层次：
- 接受它：数字钟秒位这种低频、单级场景，几十纳秒的毛刺在人眼观察层面没有影响，课程设计完全够用。
- 过滤它：把U2的Q2、Q0信号先经过一个RC低通或加一个D触发器打拍，等状态稳定再清零，但电路复杂了，不值当。
- 消灭它：换同步置数法，让计数器从5直接跳到0，6状态根本没有出现的条件。
如果这是你的第一个数字电路项目，我建议你保留清零法，用示波器亲手抓一次这个毛刺，会让你对“异步”二字的理解扎扎实实。
5.4 顺带一提：显示部分容易踩的两个坑
数码管不亮或乱显示，未必是计数器的问题：
- 共阳/共阴搞反：74LS47是共阳数码管专用，74LS48是共阴专用，接反了数码管要么全灭，要么全亮。买元件前先确认数码管型号，或者用万用表二极管档测一下公共脚和段位脚的极性。
- 限流电阻忘加：不加限流电阻，数码管电流过大，时间久了会把译码器烧掉。段选上串220Ω~470Ω电阻，数字钟这种静态显示场景足够用。
6. 从60秒到完整数字钟：下一步可以怎么扩展
做完秒的60进制，数字钟还有分和时。分的结构和秒一模一样，直接复制一套60进制电路，只是时钟源从秒位的十位进位信号换成秒位十位输出。
6.1 把60进制级联成分钟计数器
分钟的个位依然用十进制，十位依然是六进制。区别在于时钟输入：把秒位U2的Q2（十位最高位）或者秒位整体归零的那个脉冲信号，整形成方波送给分钟个位的CLK。两种接法都能得到1分钟一个脉冲。
如果你用了清零法，且担心毛刺会影响分钟级联，可以给清零信号加一个D触发器过滤，或者在秒位U2的Q2上直接取信号（Q2每秒状态变化是干净的高低电平，没有毛刺）。实际工程中，从Q2引信号比从清零反馈线引信号干净得多。
6.2 小时的24进制怎么做
小时的个位和十位不再是固定的10和6，而是“0~9 + 0~2”的组合，到23:59:59之后要跳回00:00:00。常用做法是：小时个位单独做成十进制，小时十位做成三进制（0、1、2），然后用一个逻辑判断“十位为2且个位为4”时，把小时的个位和十位一起清零。判断逻辑用与非门就能实现：CLR' = NAND(十位Q1, 个位Q2)。
这里最容易出错的是：1101（13）和1000（8）等状态不能触发清零，所以必须精确到“十位=2且个位=4”，而不是简单检测个位等于4。
6.3 想进一步提升，可以做整点报时
整点报时的目标是：每到59分50秒、52秒、54秒、56秒、58秒，以及00分00秒，各输出一个短促的响声。前五个条件用“59分”和“50/52/54/56/58秒”做与运算，整点那一响用“59分59秒”和“秒位十位进位”做与运算。把这些信号通过二极管或门或芯片做逻辑或，驱动三极管放大，就能推动蜂鸣器。这块逻辑是数字钟项目里最“练脑子”的部分，有兴趣可以自己推一遍真值表。
7. 我个人做完这个项目后的几点体会
最后聊点心得。
第一次做数字钟，你可能满脑子都是“把线接对”，做完之后回头看，真正的收获不是接对了几根线，而是建立了一套“状态机思维”：一个看似庞大的计时系统，是由一个个独立小状态拼接起来的，每个状态从哪里来、到哪里去、什么条件下跳转，都清清楚楚。74LS160只是工具，真正值钱的是你理解“60=10×6”这种拆解思路的能力。
再分享一个小技巧：调试时别死等60秒。把时钟调到几十赫兹，用示波器或者逻辑笔快速验证状态跳转的正确性，确认无误后再回到1Hz。这个习惯能帮你把整个调试周期缩短一半。
如果你照着这篇文章搭完电路，发现数码管从00走到59又回到00，恭喜你，你已经亲手验证了一个最经典的同步时序系统。接下来无论你是去折腾24小时制、整点报时，还是换用CPLD从零写一个计数器，这条从“拆解问题”到“搭电路”再到“查毛刺”的路子，都能复用。
