“计算机如何存储1位二进制数”这个问题，看起来简单到不值一问：不是0就是1嘛。可真要把这一位二进制数从一个普通的门电路里“存住”，你会发现连保持一个稳定状态都需要精心设计。很多刚接触数字逻辑的同学，第一章就被各种触发器、锁存器、真值表绕晕了，其实它们都围绕着同一个目标：让电路记住一个比特。这篇文章我打算从最底层的需求讲起，用六个章节把“存储1位数据”这件事彻底拆开，涉及与非门的交叉反馈、RS触发器的不定状态、D锁存器的透明窗口、边沿触发器的时序原理，最后再看它怎么组合成内存里的一个字节。适合刚学数字电路、正在准备复试或面试、以及想补计算机组成原理底层知识的读者参考。
1. 存储的本质：为什么“记住一个数”比想象中难
1.1 导线和组合逻辑都“记不住”东西
先做一个很直接的实验：拿一根导线，一端接高电平，另一端接一个LED灯。你把手松开，LED还亮吗？当然亮，因为电压源还在供电。但这不是“存储”，只是输入信号一直保持在那里。只要你把信号撤掉，灯立刻熄灭。换句话说，导线本身不产生任何状态，它只是传递状态。
再看最简单的组合逻辑电路，比如一个与门。它的输出由当前两个输入决定，输入一旦变化，输出立刻跟着变。这种“随时随地跟着输入走”的特性，决定了组合逻辑没有记忆能力。你想让它记住“刚才输入是多少”，门电路自己是办不到的。
那么存储需要什么？需要电路拥有一种能力：输入端撤掉之后，输出端仍然维持原来的值。数学上这叫“状态保持”，实现它必须引入一个关键机制——反馈。
1.2 存储的基本模型是“双稳态”
反馈的意思是，把电路的输出接回自己的输入，让电路自己决定自己的状态。想象一个跷跷板：它有两个稳定位置，左边压低、右边抬起，或者反过来。如果没有外力去推它，它会一直停在当前这一侧。这个比喻用来理解存储单元特别贴切——存储单元本质上就是一个“双稳态”系统，它有两个稳定状态，正好对应二进制里的0和1。
数字逻辑里最经典的双稳态结构，是把两个反相器（或与非门）首尾相接。这种结构没有外部输入时能维持状态，有外部输入时能改写状态。要理解计算机怎么存1位二进制数，核心就是理解这种“交叉反馈”结构是怎么构成、怎么工作、又是怎么被控制的。
2. 手搓记忆单元：两个与非门的交叉反馈
2.1 最小存储结构：基本RS触发器
我们直接动手搭。找两个二输入与非门，命名为G1和G2，按下面的方式连接：
- G1的一个输入是S（置位信号），另一个输入接G2的输出，记为/Q。
- G2的一个输入是R（复位信号），另一个输入接G1的输出，记为Q。
也就是说，G1的输出Q接到G2的输入，G2的输出/Q接到G1的输入，形成交叉反馈。这就是数字逻辑教材里最常见的基本RS触发器，也叫SR锁存器。
光看结构可能有点抽象，我换个说法：两个门你咬我、我咬你，谁的状态都由对方的状态和外部输入共同决定。只要有一个门先确立了输出，另一个门会被它带着走，整个电路就稳定在一个方向上。这就是双稳态的电路表达。
2.2 四个输入组合，逐个推演
假设一开始让电路处于Q=1、/Q=0的状态。如果把S和R都置为1，会发生什么？
看G1：输入S=1、/Q=0，与非门“有0出1”，所以Q保持1。看G2：输入R=1、Q=1，两个都是1，与非门“全1出0”，所以/Q保持0。电路稳稳地停在Q=1。反过来，如果初始是Q=0、/Q=1，同样在S=1、R=1的条件下，电路也稳稳地停在Q=0。结论很关键：S=1且R=1时，电路维持原状态不变。
现在试着改写状态。要让Q变成1，就把S拉低到0：G1输入S=0、/Q=0，与非门有0出1，Q被强制拉高到1；G2输入R=1、Q=1，输出/Q变成0。整个切换完成后，即使把S重新拉回1，电路已经靠交叉反馈维持住Q=1了。这就是“置位”。
要让Q变成0，就把R拉低：G2输入R=0、Q=0，输出/Q被拉高到1；G1输入S=1、/Q=1，输出Q被拉到0。即使R释放回1，Q=0照样保持。这就是“复位”。
整理成真值表：
| 输入S | 输入R | 输出Q | 输出/Q | 状态说明 |
|---|---|---|---|---|
| 1 | 1 | 保持 | 保持 | 维持原状态 |
| 0 | 1 | 1 | 0 | 置位（写入1） |
| 1 | 0 | 0 | 1 | 复位（写入0） |
| 0 | 0 | 1或0 | 不确定 | 禁止使用 |
注意这里用的是“低电平有效”：S=0表示请求写入1，R=0表示请求写入0。至于最后一个组合为何被禁止，下一节专门讲。
3. 基本RS触发器的“脾气”：不定状态与亚稳态
3.1 为什么S和R不能同时为0
真值表里最后一行，S=0且R=0时，两个与非门的输入里都有一个0，所以两个输出都会被强拉到1。这时Q=1且/Q=1，同一个存储单元两个输出端竟然相同，这既不符合Q和/Q互补的约定，也意味着电路不再处于“双稳态”中的任何一个。
真正麻烦的是接下来的释放过程。假设你让S和R同时从0跳回1，G1和G2这两个门会同时开始“竞争”：G1想根据/Q决定输出，G2想根据Q决定输出，可此刻Q和/Q都是1，两边都在等待对方先变化，而实际电路里两个门的传播延迟不可能完全相等。谁先反应过来，谁就主导最终状态。结果就是：你完全无法预测这次释放后Q到底是1还是0。同样的操作重复100次，可能出现50次得1、50次得0，甚至出现中间电平的振荡。
提示：数字逻辑仿真软件里，遇到这种不确定状态，波形上会显示一个X或一条毛刺，这就是“不确定”的直观体现。仿真里能看出来，实物电路里更严重。
3.2 亚稳态：数字系统里最隐蔽的杀手
S和R同时为0后释放产生的中间电平，行话叫“亚稳态”。它不像正常的高电平或低电平，而是徘徊在阈值附近的电压。最要命的是，亚稳态会被后续门电路一级一级传递下去，导致整个系统行为随机。在实际项目中，凡是涉及跨时钟域信号处理的同学，对亚稳态三个字肯定不陌生。它的根源和当年这个小小的RS触发器“竞争”是完全同一类物理现象。
因此，工程上基本RS触发器的使用有一条铁律：绝不允许S和R同时有效。但也正因如此，两个输入端同时干预的模型太“娇气”，使用体验也很差。我们需要一种受控的、不会产生禁态的存储结构，这自然引出了增加一个“使能开关”的思路。
4. 加一扇门解决问题：电平触发D锁存器
4.1 用使能信号挡住“禁止组合”
思路很直接：普通人操作存储单元时，希望只告诉它“你要存的是0还是1”，再告诉它“什么时候开始存”。前者用一根数据线D，后者用一根控制线EN（使能）。至于S和R怎么生成、怎么保证不会同时为0，交给电路内部自动处理。
标准做法是在基本RS触发器前面加两个与非门，一个门输入接EN和D，另一个门输入接EN和D的反相信号。这样EN=0时，后面两个门各自输出1，基本RS触发器进入“保持”状态；EN=1时，如果D=1，则等效于S有效、R无效，往存储单元写入1；如果D=0，则等效于S无效、R有效，写入0。
真值表非常干净：
| 使能EN | 数据D | 输出Q |
|---|---|---|
| 0 | 任意 | 保持不变 |
| 1 | 1 | 输出1 |
| 1 | 0 | 输出0 |
这种电路就是D锁存器。它解决了禁止组合的问题，同时对外只暴露一根数据输入和一根控制输入，使用体验好得多。
4.2 “透明窗口”带来的新烦恼
但D锁存器有一个特性，初学者特别容易忽略：EN为高电平的整个期间，输出Q都会跟着D跑。D变1，Q立刻变1；D变0，Q立刻变0。也就是说，D在这个窗口期内的任何抖动，都会被Q忠实地复现出来。这个窗口期就叫“透明窗口”，所以D锁存器又叫“透明锁存器”。
为什么这是个问题？在真实系统里，数据信号往往在持续变化。CPU内部多个单元并行工作，如果某个存储单元在EN高电平期间一直“偷看”输入，它就会记录下电压波动过程中的任意中间值，而不是我们期望的、在某个确定时刻的稳定值。就像一个学生在老师念答案的全过程中不停涂改答题卡，等真正交卷时反而不知道哪一笔才算数。
4.3 从锁存到采样的跃迁
要想摆脱透明窗口，必须让存储单元只在某个瞬间“看一眼”输入，其余时间一律保持。这个观念转变，是理解同步时序电路的钥匙。我们需要的不再是“电平使能”，而是“边沿触发”。
用一个很生活化的类比：D锁存器像你一直开着录音笔，声音全程录；边沿触发器像相机快门，只在按下瞬间捕捉画面。计算机电路需要的显然是快门，不是录音笔。因为所有模块都需要在统一的节拍下、在同一个时间点采样数据，否则各模块看到的数据版本不一致，整个系统就乱套了。
5. 从锁存器到边沿D触发器：计算机里的正式“记忆细胞”
5.1 主从结构的接力赛
边沿触发怎么实现？最常见也是最容易理解的方法，是用两个D锁存器级联，一个当“主锁存器”，一个当“从锁存器”，它们的时钟信号互为反相。
CLK为高电平时，主锁存器使能，D信号进入主锁存器；此时从锁存器的使能为低，输出端Q保持原值不动。接着CLK变为低电平，主锁存器立刻关闭，把它在刚才高电平期间最后采到的D值锁住；同时从锁存器打开，接收主锁存器输出。最终Q在CLK由高变低的这一刻更新为新值。这就是下降沿触发的D触发器。
如果你换一种接法，让两个锁存器先选通反转，就能得到上升沿触发。但原理完全一致：整个电路对外呈现出“只在时钟边沿瞬间采样输入，其他时间输出稳定不变”的特性。
5.2 建立时间与保持时间
既然触发器只在边沿采样，那么输入数据就必须满足两个条件：
- 建立时间：在时钟边沿到来之前，数据必须已经稳定，并且至少稳定这么长一段时间，让主锁存器来得及读取。
- 保持时间：在时钟边沿过去之后，数据不能立刻变化，要再维持一小段时间，让内部锁存动作顺利完成。
把建立时间和保持时间画在时序图上，就是时钟边沿前后各有一个“禁止数据变化”的窗口区。工程里所有时序约束、静态时序分析，本质上都是在检查这个窗口是否被满足。我见过不少FPGA初学者，功能写对了却跑不出时序，最后查下来都是建立时间违例——数据变化太晚，触发器采到的已经不是你想要的那个值。
提示：开发板上调试时，如果系统偶尔出现“灵异现象”，先把时钟频率降下来试试。频率降低通常能缓解建立时间问题，帮助定位是不是时序裕量不足。
6. 1位到8位：拼出你内存里的一个字节
6.1 并行复制：8个触发器组成寄存器
有了单个边沿D触发器，往“一个字节”扩展就只剩下体力活了。拿8个D触发器，把所有时钟端短接在一起，每个触发器分配一根独立的数据输入线和一根独立的输出线。在某个时钟边沿来临时，这8个触发器同时采样自己的输入，各自锁存一位数据，合在一起就是一个8位的寄存器。
这也是为什么寄存器本质上叫“一组触发器”：它们共享时钟，但每个位单独存储。你往寄存器里写数据时，只要把8位数据一次性放到数据线上，再给一个时钟脉冲，8个触发器会在同一时刻集体完成写入。所以寄存器的位宽、数据总线宽度，其实是由触发器数量直接决定的。
6.2 双稳态思想在SRAM和DRAM里的延续
再往深处走一步，现代内存的存储单元本质上也是在玩同样的双稳态游戏。SRAM的一个单元通常用6个晶体管搭成，核心部分是两个交叉耦合的反相器，负责维持0或1；两边各有一个访问管，由字线控制是否把这个单元的存储节点连接到外部位线上。你仔细对比就会发现，它跟D锁存器的思路高度相似：交叉反馈维持状态，控制信号决定是否读写。
DRAM则换了一套物理机制。它不靠双稳态锁存，而是在一个微型电容上存电荷：有电荷代表1，无电荷代表0。电容会漏电，所以DRAM需要周期性刷新来补电荷。这也是为什么DRAM比SRAM便宜但更复杂，必须在内存控制器里安排刷新逻辑。
把这条线串起来，你能看到一条清晰的主线：计算机存储1位二进制数，从最原始的双稳态电路开始，经过RS触发器、D锁存器、边沿D触发器，再到SRAM和DRAM，一路都在解决三件事——如何保持状态、如何受控改写状态、如何让所有存储单元在同一个节拍下协同动作。
我自己在学数字逻辑时，最大的教训就是不要死记真值表，一定要亲手推一遍两个与非门交叉反馈的状态变化过程。只要理解了Q和/Q互相牵制的逻辑，后面锁存器、触发器乃至整个时序电路的知识就全都串联起来了。拿到实验板或仿真软件时，也可以先强制把RS触发器的S和R同时拉低再同时释放，亲眼看一次那种不确定的输出，比读十遍“禁止组合”都印象深刻。
