蓝桥杯EDA备赛指南：13-15届真题模拟题拆解与PCB设计流程精讲

简介：涵盖蓝桥杯EDA组第十三届至第十五届省赛、国赛真题及多轮模拟测试与官方训练资源包，面向参加蓝桥杯EDA赛项的备赛选手、电子设计竞赛指导老师及嵌入式/EDA爱好者。压缩包共97个文件，容量38.07MB，包含了31个zip形式的工程文件或元件库包、26个pdf试题与器件数据手册、12个epro/eprj格式的EDA工程源文件、13个json配置与原理图文件，以及若干txt题目说明和docx文档，格式覆盖完整，便于直接导入EDA工具进行训练。目前已有1491人浏览学习。资源按届数和模拟场次分目录整理，既有第十三届立创EDA出品省赛模拟题，也有第十四、十五届模拟考试与国赛省赛真题，并提供设计试题PDF及客观试题，可帮助备赛者系统熟悉赛题结构、标准元件封装与设计流程，对照练习查漏补缺。

1. 13-15届蓝桥杯EDA模拟题和真题：备赛性价比最高的一套素材

很多备赛的同学拿到历年题的第一反应是埋头做题，但真正卡住进度的往往不是手速，而是没看懂这套题在考什么。蓝桥杯EDA赛道是典型任务制：元件符号、封装、原理图、PCB布局布线、DRC检查与文件输出，五个环节串成一条完整链路，每一环都有独立得分点。13-15届正是赛制稳定下来的阶段，模拟题和真题的题型骨架高度一致，把这三年吃透，比刷十节零散教程都管用。

这套素材适合两类人：流程不熟的新手，用它练熟从原理图到PCB的完整动作；画板熟练但总在细节丢分的老手，用评分视角校准习惯。它能解决很具体的问题：时间怎么分配、哪些参数布线前必须设好、交卷文件怎么组织才不丢分。一句话，这三年题把"会画板"和"会比赛"的差距完整暴露出来了，剩下的就是照着差距补。

2. 先拆题再动手：13-15届真题的固定任务骨架与得分权重

先别急着开软件。把13-15届的模拟题和真题各挑一套摆到一起，按任务类型拆开看，命题人几乎没有换过骨架，变的只是器件数量、板型复杂度和个别加分要求。这一章把骨架讲清楚，后面所有训练步骤都挂在这个骨架上。

2.1 五个任务模块：从画符号到出文件，一套题就是一条生产链路

完整的一套EDA赛题通常由五个任务模块组成，每个模块都有独立的得分点，而且模块之间是单向依赖的关系。

第一个模块是元件符号绘制。题目给定器件型号和部分参数，要求按规范画出原理图符号。评分重点不在观感，而在引脚名称、编号和电气类型是否与官方一致；符号不对，后面的原理图电气检查根本过不了。第二个模块是PCB封装绘制。封装要现场量尺寸、现场画焊盘，这是最容易拉开差距的环节，常见翻车点是引脚间距算错、焊盘孔径偏小、丝印外框把器件本体画歪。

第三个模块是原理图绘制。把若干符号连接起来完成电气连接，隐藏考点在网络命名规范上：电源网络叫VCC还是3V3、地网络是不是统一用GND，命名不一致会让后续PCB的网络表一团乱。第四个模块是PCB布局布线，从原理图生成网表后，在板框内完成摆放和走线，是一套题里分值最重的部分。第五个模块是DRC检查与文件输出，跑规则检查修到题目允许的最少错误数，再按指定格式导出制造文件，很多人最后就倒在漏输出某一项文件上。

五个模块的单向依赖意味着前面每一步的错误都会连锁放大：符号错，原理图跟着错；封装错，PCB打件对不上；前两步赶时间糊弄，后面布局布线再努力也救不回来。所以拆题训练比盲目刷题更值得做，它逼你在动手前先看清每一步的产出物和验收标准。

2.2 省赛与国赛的难度差：模拟题、真题分别怎么用

虽然骨架相同，省赛和国赛的考法差异明显，模拟题和真题的用途也应该分开。

省赛的特点是时间紧、板型常规，器件数量通常控制在合理规模，难点在于流程必须顺畅，容不得反复返工。国赛的器件数量和复杂封装明显增加，还会出现省赛少见的加分点，比如指定区域的铺铜、需要等长的信号线、丝印标识的完整性，这些在评分表里单独占分。如果只按省赛难度练，上了国赛场会发现时间不够，问题不是手速，而是没见过更大的器件密度和更细的约束描述。

模拟题的作用是练流程。它的题型与真题一致，难度略低或持平，适合准备初期按完整流程走一遍，把"符号-封装-原理图-PCB-DRC"这条链路跑顺，先建立整体时间感。真题的作用是练稳定性。真题的器件组合和布局约束更贴近真实赛场，适合在限时条件下反复做，把每个模块的耗时固定下来。我一般会先做一套模拟题熟悉流程，再按年份顺序把三年真题各完整复现两遍，而不是上来就啃真题。

2.3 一份可参考的权重表：把备赛时间按分值分配

从多届赛题的分值结构和选手反馈来看，各模块的得分权重大致落在一张稳定的区间表里。具体分值每届会有微调，以当届官方评分表为准，但权重规律足够用来分配训练时间。

这里有个容易被忽略的细节：封装绘制的时间占比只给15%，但它在赛场上的实际耗时往往超过这个比例，因为每个封装都要现场算尺寸、现场画焊盘。解决方法不是压缩封装时间，而是平时把常用封装的绘制流程练到不用查资料的程度，赛场上才能压回预算内。

还有一个值得注意的点：PCB布局布线占比最高，因为它同时考三件事——布局思路清不清楚、布线规范守不守得住、规则设置有没有提前做。这三件事里任何一件出问题，扣的都是这一大半的分数。

3. 用历年真题做三轮训练：从逐题拆解到限时复现的完整步骤

真题不是做一遍就完的。一套题至少过三轮，三轮目标完全不同：第一轮学拆解，第二轮练速度，第三轮做校准。

3.1 第一轮拆题：把一套真题拆成可执行的任务清单

第一轮不追求一次做对，追求把题目翻译成任务清单。拆题按四步走：第一步通读全文，把五个任务模块圈出来，给每个模块标上分值；第二步列出全部器件型号和封装要求，标注哪些封装要现场建、哪些能直接用库里现成的；第三步找出题目里的硬性约束——板框尺寸、线宽线距、禁布区，这些是评分硬指标；第四步把整个解题过程写成一张带预计耗时的任务清单。

拆完后先别动手，用清单检查一件事：前置条件里有没有哪项依赖前面任务、但前面任务没覆盖到。最典型的例子是封装绘制依赖符号的引脚数，如果先画封装再画符号，引脚数对不上就得全部返工。把依赖关系理顺，是第一轮最大的收获，这一步做得越细，后面两轮效率越高。

3.2 第二轮限时复现：按赛场节奏跑完整流程

第二轮完全按赛场条件执行：限时、断网、只开赛事指定EDA工具。开始前先用固定脚本把工作目录建好，避免做完了才发现文件散在各处。下面这个脚本是我备赛时用的目录初始化脚本。

#!/bin/bash # 创建一届赛题的备赛工作目录，按“真题/模拟题”分轨 year=$1 for type in real mock; do mkdir -p "$year/$type/workspace" # 工程源文件目录 mkdir -p "$year/$type/snapshots" # 关键节点截图目录 mkdir -p "$year/$type/drc_report" # DRC检查报告导出目录 mkdir -p "$year/$type/deliverables" # 最终交卷文件目录 done echo "workspace ready for $year"

调用方式是bash init_contest_workspace.sh 13，它会为第13届同时建好真题和模拟题两套目录。脚本有两个考量：一是把截图和工程文件分开存，赛后复盘时截图帮你更快回忆起当时的操作顺序，工程文件则用于深挖具体设置；二是单独建一个deliverables目录，交卷要求整理成文件清单后，按清单往这个目录放文件，比在工程目录里翻找可靠得多。

第二轮做完后，把实际耗时和清单里的预计耗时逐一对比，偏差超过30%的任务就是短板。我见过不少选手拆题时预计布局布线90分钟，实际做到130分钟，追问原因几乎都是布局阶段反复挪元件。这不是手速问题，是摆放思路不清楚，需要第三轮专门解决。

3.3 第三轮自查：用工程文件目录和评分视角回看

第三轮不急着开软件，而是像阅卷一样回看自己的工程。把工程文件、截图、DRC报告按目录打开，逐项对照评分维度打勾。

自查项目需要覆盖：符号引脚数量和型号手册一致；封装焊盘尺寸与器件数据手册一致；原理图网络全部连通、无孤立引脚；板框完整、无开口或重叠线条；线宽线距全部满足题目约束；丝印不覆盖焊盘、极性标识清楚；交卷文件命名、格式、打包层级符合要求。

每一条都要能在snapshots或drc_report目录里翻到证据，翻不到的按未完成处理。这一步的教训是自查时别凭印象，所有结论用截图或报告佐证，这就是把"感觉能得分"变成"确定能得分"的唯一路径。把三年题目各自的失分点整理成一张个人易错清单，考前看清单而不是翻原题，效率高得多。

4. 真题里最常见的解题流程：从网表导入到布线完成的九个关键设置

不管哪一年的题，主流程都是同一个方向：原理图完成后转PCB，再做布局布线，最后过DRC。差别全在细节设置上。这一章把流程里最关键的九个设置按顺序拆开，每个都有明确目的和常用参数。

4.1 从原理图到PCB：网表与规则表的导入顺序

原理图画完并过完电气检查后，进入PCB设计的前三个关键设置按固定顺序执行：先画板框，再设规则，最后导网表。

第①个关键设置是板框。如果题目给了坐标，就按坐标逐点画，别用鼠标自由拖；没给坐标的，画完要在属性里填精确尺寸。板框是布局布线的一切基准，板框画歪了，后面所有位置约束全错。第②个关键设置是设计规则，规则要在布线第一根线之前填好，不能等布线快结束才想起线宽线距。第③个关键设置是网表导入，先确认网络数量与原理图一致再落元件，导入后立即核对一遍器件清单，缺件漏件当场发现比后面发现省时得多。

规则表里至少要设置以下四项，常用值如下表，使用时应以题目标注的约束为准。

这个顺序的隐藏好处是：规则先设好，布线过程中工具会自动拦截违规操作，而不是等布线全部布完再统一爆错。反过来先布线再设规则，DRC一跑满屏红线，改起来极痛苦，等于把规则检查的压力全堆到最后一步。

4.2 布局布线的先后顺序与间距参数

第④个关键设置是布局顺序。布局的本质是定下元件的"出生顺序"，顺序不对就会反复挪动。

我习惯的摆放顺序：接插件和对外接口最先放，它们的位置受板框和题目要求限制最大；接着放电源模块和滤波电容，核心器件周围先留出能量通路；再放主控芯片，主控朝向决定整板的走线方向；最后放晶振、去耦电容和其余小器件，去耦电容紧贴对应电源引脚，晶振尽量靠近主控时钟引脚。这个顺序保证每个元件落位时就确定了和它最相关器件的位置关系，后面不需要大动。

第⑤个关键设置是间距参数。布局阶段有三类间距需要盯住：元件之间的间距至少保留0.5 mm；去耦电容与主控电源引脚之间的连线越短越好，超过3 mm时信号质量明显下降；极性器件（电解电容、二极管）的极性标识要朝外，方便检查。布局完成后先截一张图，这比任何文字复盘都直观，也方便第三轮自查时对照。

第⑥个关键设置是布线顺序。按"电源和地、再信号线、最后补地"的顺序推进。电源线和地线用较宽线径，尽量走完整区域或铺铜；信号线从主控向外围器件走，短线优先，过孔越少越好。每走完一段就顺手跑一次局部规则检查，不要攒到最后一次性处理，局部检查一次只报几个错误，心态和速度都稳得住。

4.3 布线后的DRC设置与三类必查常量

布线完成进入检查阶段，第⑦个关键设置是DRC参数。按题目要求把线宽下限和间距下限填进规则表，检查项保持全开。第一轮DRC跑完后，按错误类型分组看，不要逐条改。最常见的分组是间距错误和线宽错误：间距错误多半是引脚密集的器件旁边走线太贴，线宽错误多半是某个网络被自动缩窄。逐组修复比逐条修复快好几倍，改完一组就重跑一次，直到报告为空。

第⑧个关键设置是未连接网络检查。DRC报告的未连接列表必须为零，每多一个点，制造文件就多一个断头。修完后把报告全文导出到drc_report目录，留作自查证据。第⑨个关键设置是丝印层检查。丝印压住焊盘在制造端会直接出问题，把丝印层单独调出来肉眼扫一遍，重点看极性标识和位号有没有落在焊盘上，这个检查DRC跑不出来，只能靠眼睛。

提示：不同届次题目对线宽线距的描述可能不同，有的给mil有的给mm，填规则前先确认工具当前单位，再换算填入，别把6 mil填成6 mm。

5. 蓝桥杯EDA备赛常见问题排查：五条值得记住的翻车记录与解决方法

把13-15届备赛中最常见的五个问题按"现象-原因-解决"写清楚，每一条都是真实考场上反复出现的教训，建议开赛前重读一遍。

5.1 引脚编号对不上：原理图转PCB时的一类诡异网络错误

现象：原理图电气检查通过，但转PCB时大量网络消失或串线，封装焊盘上出现根本不存在的引脚。看起来像是工具抽风，其实是前后数据不一致。

原因：符号的引脚编号和封装焊盘编号不一致。常见于自己建的符号用字母编号（如A、K代表阳极、阴极），封装焊盘用数字编号（如1、2），网表按编号匹配时两边对不上，网络就串了。

解决：画符号时就把引脚编号强制对齐封装焊盘编号，能用数字就不要用字母。封装画完后，手动对照一次符号引脚列表和封装焊盘列表，确认一一对应再继续。转PCB后还要做一次验证：随机高亮两个网络，看飞线连接的器件是不是题目要求的对象。这个动作加起来两分钟，能避开整板返工。

5.2 DRC全屏飘红：规则表没在布线前设好

现象：所有线布完，跑DRC满屏红灯，错误上百条，分布在各种位置，看起来无从下手。

原因：布线前没设置最小线宽和间距，工具用宽松的默认规则放行了所有走线，检查时换回严格规则，全部原形毕露。默认规则通常宽到离谱，根本体现不了题目的约束。

解决：把最小线宽、线距、过孔尺寸、板边安全距离四项在布第一根线之前填进规则表。已经布完的板子也有后悔药：先导出一份DRC报告，按间距、线宽、过孔分组，逐组调整对应网络，不要一根一根改。间距错误多的区域直接重新推挤走线，线宽错误的网络用批量选中改宽。实在改不动的线，重新走一遍比微调更快。

5.3 布局一小时布线两小时：时间失控的根因

现象：赛场时间过半才开始布线，最后飞线交卷，连接性得分大面积丢失。这种情况在第一次参赛的同学里出现率极高。

原因：布局阶段反复挪元件，总觉得位置不理想，一挪就是十几分钟。根子不是选择困难，而是没有按固定顺序布局，后来的元件不断挤开前面的元件，形成无休止的连锁调整。

解决：把4.2节的摆放顺序背下来，先接插件、再电源、再主控、最后小器件。每个元件落位时想清楚它跟谁有连接，以连接最短为原则一次放定。布局结束前截图确认，之后除非出现DRC硬错误，不再动位置。如果时间实在不够，优先把电源、地网络和主要信号线连完，保住连接性得分，美观排在最后。

5.4 焊盘连接方式没区分：散热焊盘和直连用错了对象

现象：电源网络大面积铺铜后，部分贴片芯片焊盘上出现连接方式的规则警告，DRC报的既不是间距也不是线宽。

原因：铺铜区对焊盘的连接分全连接和散热焊盘两种。全连接导热快，但焊接时热量流失严重，大焊盘会出现虚焊；散热焊盘焊接更稳，但必须指定连接辐条。工具的默认值不一定适应当前网络，尤其在电源网络上，全连接会让规则检查报错。

解决：电源和地网络的焊盘用散热焊盘连接，信号网络的焊盘保持全连接。在铺铜规则里按网络区分设置：电源地网络选散热焊盘，辐条宽度常用0.3-0.5 mm；其余网络保持全连接。同时把过孔和焊盘分开对待，过孔一般用全连接保证载流，焊盘用散热焊盘保证可焊性。这个设置直接影响DRC结果和可制造性，别用默认值糊弄。

5.5 交卷文件差一层目录：打包结构导致的低级扣分

现象：按题目要求打包输出后，被判定文件缺失或目录层级不对。明明文件都在，就是路径不对。

原因：deliverables目录里放了文件，但没按题目给的子目录结构放置，或者导出文件名与题目规范不一致。评卷系统按固定路径找文件，路径不对直接判定该文件不存在，不会帮你翻目录。

解决：交卷前把题目输出要求逐条抄成清单：文件格式、命名规则、目录层级、是否需要Gerber、是否需要钻孔文件。Gerber常见RS-274X格式，钻孔文件单独导出，别混在图形文件里。按清单把文件复制到deliverables对应子目录，在文件管理器里核对路径后再打包，最后打开压缩包抽查一层，确认没有多余的空目录、没有命名大小写差异。

6. 把13-15届真题吃透的进阶法：自建器件库与四十分钟定板的内功

真题做三轮之后，多数人的瓶颈从"会不会"变成"稳不稳"。想再上一个台阶，靠两件事：把常用器件沉淀成自己的库，把布局流程压成肌肉记忆。

先说建库。13-15届题目里的器件类型高度重合：接口件、稳压芯片、晶振、按键、排针、LED、常用逻辑芯片。每做完一套题，把需要现场建的封装整理一遍，出现两次以上的按统一命名存库，格式类似"型号-封装-引脚数"。自己建的库最大的好处不是省时间，而是引脚和封装一定对得上，因为建的时候你已经踩过对不上的坑，这个坑踩一次就够了。

布局内功靠固定动作：接插件按板框缺口落位，电源模块先圈禁布区，主控朝向跟主要连接方向一致，去耦电容贴电源引脚，晶振靠主控。动作固定下来，布局时间能压到四十分钟以内，省下的时间全部投给布线和DRC——这两项才是得分大头。布线时每完成一个模块，切到三维视图看一眼极性标识和器件高度，很多丝印和重叠问题在三维下一眼就能看出来，比最后跑DRC再返工快得多。

收尾检查固定做三件事：DRC零错误、未连接网络为零、交付文件按清单逐项核对。这三件事做完，整套题的下限就守住了。我自己的教训是从13届开始养成"做完一套题就导出DRC报告和布局截图"的习惯，后面回看记录，能明确看到自己反复栽在封装孔径上；明确弱点后，每次建封装先查一次数据手册，后面少走了很多弯路。

备赛最忌讳闷头刷题不看结构，也忌讳只分析不动手。把骨架拆明白，按三轮训练跑顺流程，把每次失误变成清单里的记录，赛场上你会比多数选手更早进入稳定状态。希望帮到你。

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