简介：面向计算机组成原理课程的单周期CPU设计完整实验资料包，覆盖MIPS32指令集下十六条指令的实现，配套完整Verilog HDL源代码与详细实验报告。资源能帮助学习者理解MIPS常用指令系统，掌握单周期CPU的工作原理、数据通路与控制信号的逻辑功能，并梳理从需求分析、模块划分、代码编写到仿真验证的完整设计流程，亦可作为课程设计与实验报告的写法参考。\n\n压缩包共90个文件，大小仅2.37MB，核心内容包含docx格式的实验报告、v格式的Verilog源文件、Quartus工程配置与仿真文件（qsf、qpf、vwf），以及多张RTL视图和测试截图，可完整还原单周期CPU在Quartus环境下的工程搭建、编译、仿真与下载全过程，便于对照学习。当前已有12292人浏览学习，热度较高。通过这份资料，读者可以拿到可复现的十六条指令CPU设计代码、分层清晰的工程目录，以及每一步设计节点的实验记录，尤其适合正在完成单周期CPU实验、需要快速理解整体框架或准备实验答辩的本科生。
1. 单周期CPU设计到底在做什么：一门实验课的「积木式」工程
用几根导线和一堆逻辑门拼出一个能跑程序的处理器，听起来像上个世纪的事，但《计算机组成原理》实验里的单周期CPU设计，恰恰是让「软件跑在硬件上」这个黑匣子第一次透明化的关键一步。它的核心不是追求高性能——单周期设计里每条指令都要在一个时钟周期内完成，CPI恒等于1，性能其实很差，但它把取指、译码、执行、访存、写回五件事全部摊开在同一拍里，让你能亲眼看到一条指令从PC到写回寄存器的完整电路路径。适合正在做这门实验、被数据通路图和Verilog折磨的同学，也适合想补体系结构底子的开发者。这章先给结论：单周期CPU不是「慢的CPU」，而是一个把计算机原理里所有抽象概念变成可仿真、可上板、可调试的积木工程。
2. 从指令集到数据通路：先画图再动手的两种主流路线
2.1 RISC-V还是MIPS：指令集选择决定后续所有工作量
单周期CPU设计的第一步不是写代码，而是定指令集子集。当前高校实验里最常见的选择是MIPS和RISC-V，两者思路非常像，都是Load/Store体系结构，但细节差异会直接影响你的数据通路图。
MIPS的优势是资料多、教材配套全，几乎所有经典教材的数据通路图都是拿MIPS画的，寄存器堆、ALU、符号扩展这些模块的参考实现一抓一大把。缺点是MIPS在真实工业界已经基本退场，你实验室里学的这套，出去了用不上。RISC-V的优势是开放指令集、生态越来越成熟，而且压缩指令、异常处理这些机制在设计上更干净，后续如果想把实验扩展成流水线或者加上中断，RISC-V的参考资料更贴近现代处理器设计。缺点是教材配套相对少，实验箱厂商的IP核兼容性参差不齐，遇到问题需要自己去官方手册里翻。
我一般会这样建议：如果你的实验板、实验箱和指导书是MIPS生态的，别折腾，直接用MIPS；如果指导书没限定指令集，优先选RISC-V，哪怕只做RV32I的一个子集。选型不是看哪个「高级」，而是看你手头有没有能用的参考实现和烧录工具链。指令集一旦定了，后面所有模块的位宽、立即数格式、跳转目标计算方式全部跟着定，中途换指令集的代价约等于重新画一遍数据通路图。
这里要特别提醒：无论选哪个，指令子集不要贪多。常见实验要求是R型指令（add/sub/and/or/slt等）、I型指令（addi/lw/sw）、分支指令（beq），有的实验会再加一条jal或者jr。这个规模刚好能把控制器真值表控制在20行左右，数据通路图也不至于乱到画不下。如果你一上来把乘除法、无符号比较、各种移位全加进去，控制器和ALU的复杂度会翻倍，最后调试时间大部分花在指令本身而不再是CPU结构上，这就偏离了实验目的。
2.2 数据通路的五阶段拆分与信号线命名规范
指令集定好之后，第二件事是画数据通路图。单周期CPU虽然「一拍执行完」，但内部仍然是按IF、ID、EX、MEM、WB五个阶段组织的，区别只是没有流水线寄存器，所有阶段的结果在同一拍内组合完成并写回。
画图时我建议遵守一个纪律：先画数据路径，再画控制信号线。数据路径就是PC→指令存储器→寄存器堆→ALU→数据存储器→写回寄存器堆这条主线，先把这条线上的每个组件、每种位宽的线和多路选择器画清楚。控制信号线是Controller输出的RegWrite、ALUSrc、MemWrite、MemRead、MemtoReg、Branch这些，它们是叠加在数据路径上的「开关」。很多同学画图翻车，是因为一开始就把控制信号和数据信号混在一张图上，CPU的模块边界全糊掉了，写Verilog的时候无从下手。
命名规范也是容易被忽视的坑。同一个信号，你在数据通路图上叫RegWrite，到了Verilog里写成reg_write，到测试平台里又变成wr_en，三个名字指同一个东西，等仿真结果不对时你连信号都对不上。我的习惯是：端口信号全部用模块名_信号名的驼峰风格，比如alu_result、regfile_data1，控制信号统一用Ctrl_RegWrite这种带前缀的写法。这样在波形窗口里一眼能看出信号属于哪个模块，搜索定位也快。
画完图先别急着写代码，做一遍静态检查：把每条指令从PC开始走一遍，手动写出该指令经过的每个多路选择器应该选哪边，控制信号应该是什么值。拿beq举例，它需要读两个寄存器、ALU做减法、零标志为1时把PC更新为PC+4+立即数<<2，这意味着PC的输入多路选择器要切到跳转路径，Branch信号拉高。这一步如果走不下来，写代码一定会在某个信号上翻车。
提示：数据通路图上的每一个信号名最好和Verilog里的端口名一一对应，排查问题时能从波形窗口直接反查到图上对应位置，省掉来回对文档的时间。
3. 用Verilog实现单周期CPU：模块划分与核心代码骨架
3.1 最小可运行的顶层模块：IF/ID/EX/MEM/WB怎么接
数据通路图画完之后，代码实现我习惯按模块自底向上写：先写PC、寄存器堆、ALU这些无脑组件，再写控制器，最后写顶层模块把实例化连起来。这样每个模块都可以独立仿真，发现问题时能快速定位到具体组件，而不是在顶层连线里大海捞针。
PC模块是单周期CPU的时序起点，代码如下：
module pc_reg( input wire clk, input wire rst_n, input wire pc_en, // 使能，单周期可恒为1 input wire [31:0] pc_next, // 下一条指令地址，组合逻辑给出 output reg [31:0] pc ); always @(posedge clk or negedge rst_n) begin if (!rst_n) pc <= 32'h00000000; // 复位后从地址0取指 else if (pc_en) pc <= pc_next; // 使能为0时保持当前PC end endmodule这段代码的关键点在于pc_next由组合逻辑计算，而pc在时钟上升沿才更新。这里最容易写错的写法是把pc_next的更新逻辑也写进always块里，比如在同一个时序块里直接pc <= pc + 32'd4，这样在仿真里看不出问题，但在综合时可能产生冗余逻辑，而且后续你要插入跳转路径时根本没法接。
寄存器堆是另一个基础组件，最少需要两个读端口和一个写端口，因为我们希望在同一拍内读出两个源操作数送入ALU，同时不影响写回：
module regfile( input wire clk, input wire we, // 写使能 input wire [4:0] raddr1, input wire [4:0] raddr2, input wire [4:0] waddr, input wire [31:0] wdata, output reg [31:0] rdata1, output reg [31:0] rdata2 ); reg [31:0] regs [0:31]; always @(*) begin rdata1 = regs[raddr1]; // 组合读，仿真器初始化为0 rdata2 = regs[raddr2]; end always @(posedge clk) begin if (we && waddr != 5'd0) // x0（MIPS里对应$zero）不允许写入 regs[waddr] <= wdata; end endmodule这里有个很多新手会踩的语义坑：rdata1和rdata2是组合逻辑输出，不需要时钟触发的always块来赋值。有的参考写法用always @(posedge clk)来读寄存器堆，那样读到的数据会延迟一拍，单周期CPU里ALU计算就会错位。寄存器堆的时序模型是：写是时钟沿采样，读是纯组合逻辑，这是教材约定，但Verilog写法必须严格按照这个来。
3.2 ALU与控制器的真值表设计：一条指令的完整生命周期
ALU的代码逻辑比较直白，但接口定义有讲究。我的ALU接口长这样：
module alu( input wire [31:0] src_a, input wire [31:0] src_b, input wire [3:0] alu_ctrl, output reg [31:0] alu_result, output wire zero // 零标志，供beq使用 ); assign zero = (alu_result == 32'd0); always @(*) begin case (alu_ctrl) 4'b0000: alu_result = src_a & src_b; 4'b0001: alu_result = src_a | src_b; 4'b0010: alu_result = src_a + src_b; 4'b0110: alu_result = src_a - src_b; 4'b0111: alu_result = (src_a < src_b) ? 32'd1 : 32'd0; default: alu_result = src_a + src_b; endcase end endmodule这个设计把zero独立成一个由比较结果驱动的wire，而不是在always块里赋值。alu_ctrl是4位控制码，其中加法用0010、减法用0110是从经典教材那里沿袭来的，这样ALU控制码和ALUOp的映射表可以直接抄教材，不容易出错。需要提醒的是，单周期CPU的ALU一般在同一拍完成运算，所以这里必须用always @(*)组合逻辑，任何把alu_result放进时钟沿赋值的行为都会导致整条指令晚一拍出结果。
控制器是整个单周期CPU里最像「查表」的模块。它的输入是指令的opcode和funct字段，输出是每个控制信号。常见做法是用一个真值表驱动的case块：
module controller( input wire [5:0] opcode, input wire [5:0] funct, // R型指令用 output reg reg_write, output reg mem_write, output reg mem_read, output reg [1:0] alu_op, // 2位中间控制码 output reg alu_src, // 0:寄存器数据 1:立即数 output reg [1:0] reg_dst, // MIPS命名：0=rt,1=rd,2=lw目标 output reg mem_to_reg, output reg branch ); always @(*) begin // 默认值全部置0，避免推断出锁存器 reg_write = 1'b0; mem_write = 1'b0; mem_read = 1'b0; alu_op = 2'b00; alu_src = 1'b0; reg_dst = 2'b00; mem_to_reg = 1'b0; branch = 1'b0; case (opcode) 6'b000000: begin // R型 reg_write = 1'b1; reg_dst = 2'b01; alu_op = 2'b10; end 6'b100011: begin // lw reg_write = 1'b1; mem_read = 1'b1; alu_src = 1'b1; reg_dst = 2'b00; mem_to_reg = 1'b1; end 6'b101011: begin // sw mem_write = 1'b1; alu_src = 1'b1; end 6'b000100: begin // beq branch = 1'b1; alu_op = 2'b01; end endcase end endmodule这个模块最需要注意的地方是「每个case分支都要把所有输出赋值完整」。Verilog里如果某个路径漏掉了某个输出，综合工具会推断出锁存器，仿真时可能碰巧能过，但上板后会出现莫名奇妙的信号保持问题。为了避免这种玄学，我在每个case分支前先写一段默认赋值，把所有控制信号刷成0，再逐条指令覆盖。这条规则在写任何组合逻辑时都适用，不光是控制器。
alu_op是2位中间控制码，还需要一个ALU控制解码器把它映射成4位的alu_ctrl，比如alu_op=2'b10时按funct的低位译码，alu_op=2'b01时固定输出减法，alu_op=2'b00时输出加法。这个解码器可以并进控制器，但分开写在综合报告里更清晰，后续做流水线时控制器也能原样复用。
到这里，一条R型指令的完整生命周期可以描述为：PC在时钟沿给出当前地址→指令存储器输出指令→控制器根据opcode和funct生成控制信号→寄存器堆读出两个源操作数→ALU在alu_op的控制下完成运算→结果通过写回多路选择器在下一个时钟沿写入目标寄存器。这些环节在单周期里全部发生在同一拍之内，你看到的波形里所有信号几乎同时跳变，这正是单周期CPU和流水线CPU在时序上最直观的区别。
注意：时序逻辑里被赋值的变量不要混用组合逻辑的case结构，一个信号只允许一个驱动源，否则综合阶段会报多驱动错误。
4. 在仿真与上板之间验证：测试程序、波形检查与寄存器堆观测
4.1 用汇编手写一段冒泡内层循环作为测试程序
单周期CPU设计完成之后，真正让它「活起来」的是测试程序。很多同学写完CPU后随便编几条指令就上仿真，看到波形不乱跳就觉得自己做完了，这是典型的自我安慰。我一般会写一段结构完整的内层循环，至少包含R型运算、lw/sw访存、beq分支和addi立即数这四类指令，再人为安排一个循环，目的是把每条指令的执行路径都跑到。
这里有一段能覆盖四类指令的冒泡内层循环片段，假设数组首地址在内存0号位置：
addi t0, x0, 0 # i = 0，数组首字节偏移 loop: lw t1, 0(t0) # 读 array[i] lw t2, 4(t0) # 读 array[i+1] slt t3, t2, t1 # 若 t2 < t1 则 t3 = 1，否则为0 beq t3, x0, next # t3 为0 说明不需要交换，跳过 sw t2, 0(t0) # 交换：把较大值放到前一个位置 sw t1, 4(t0) next: addi t0, t0, 4 # 地址偏移加 4 addi t4, x0, 40 # 假设 10 个元素，偏移边界为 40 slt t5, t0, t4 # t5 = (i < 边界) beq t5, x0, done # 越界则退出 beq x0, x0, loop # 回到循环头 done: # 循环结束，可在此处插入停机或下一段测试这段代码虽然只是个片段，但已经把addi、lw、sw、slt、beq全部串进了同一条执行流里。beq x0, x0, loop利用x0恒等于x0来构造无条件跳转，这是RISC-V里没有j指令时的常见写法，也顺便验证了零标志位在相等比较时确实能输出1。你在把汇编转成机器码写进指令存储器初始文件时，可以用实验箱自带的汇编器，也可以手算二进制然后填进$readmemh。我推荐手算至少两条指令，比如addi t0, x0, 0对应的RISC-V机器码是0x00000293，自己对照指令格式拆一遍，能帮你发现指令编码上的理解漏洞；后面几条再用工具生成，省时间。
4.2 仿真波形检查的 11 个关键信号与常见误判
仿真波形是通过还是失败，不能只看最终寄存器结果对不对，还要看中间每个关键节点的时序关系。我在调试单周期CPU时，会固定把这几个信号拖进波形窗口的同一屏里：pc、pc_next、instruction、reg_write、alu_src、alu_result、mem_write、mem_read、mem_to_reg、branch、zero。一共十一个，排成两行，一眼就能判断一条指令是不是按预期的数据路径走的。
常见的误判有两个。第一个是把组合逻辑输出和时序逻辑输出混为一谈：alu_result是组合输出，它在时钟沿之后随着输入稳定而稳定，但你在波形里看到它变化的时间点和时钟上升沿并不一致，中间有几纳秒的毛刺。这是正常的，不要看到毛刺就以为ALU写错了。第二个误判是只看一个仿真周期的结果，不看第二条指令。单周期CPU第一条指令往往是复位后的取值，很多同学看到第一条指令出正确结果就欢呼，实际上第二条指令的PC更新、寄存器写回才是暴露问题的地方。要至少连续跑完10条指令再下结论。
如果仿真波形全绿，但寄存器堆里某个值不对，我的排查顺序是：先查目标寄存器地址是否写错（很多实验要求目标寄存器是rd而不是rt，控制器里写反就是全盘错），再查写使能是不是在正确的时钟沿拉高，最后查写数据多路选择器——mem_to_reg如果该选ALU结果时错选了存储器读数据，一切都白搭。这个顺序基本能覆盖80%的「结果不对」问题。
4.3 上板调试：LED、数码管与串口打印的取舍
仿真通过只是第一步，实验课通常要求上板运行。上板调试的手段按优先级排：LED是最廉价的输出设备，适合观察PC有没有在走、时钟有没有跑起来；数码管能显示16位以内的数值，适合看寄存器堆某个值的低16位；串口打印是信息量最大的手段，但需要额外写串口发送模块，工作量大。我的建议是：如果实验只要求跑通，用LED和数码管足够；如果实验允许加载自写的监控程序，优先做串口，因为打印一次寄存器数据比眼睛数LED灯快十倍。
上板最常见的现象是「仿真什么都对，板子上一片黑」。常见原因是复位引脚没有正确接好。很多实验板的FPGA引脚默认悬浮，如果你的复位信号设计成低电平有效，而按键没按下时引脚悬空，仿真里rst_n永远是1，上板后芯片内部状态随机，CPU可能从任意地址开始跑。解决办法是给复位信号加一个上拉电阻，或者在顶层模块里把未用到的输入引脚全部做弱上拉处理。这是血泪经验，我在下一章专门展开。
5. 单周期CPU避坑指南：5个让新手翻车的典型问题
仿真和上板之间隔着一条很深的水沟，单周期CPU的翻车点大多不在电路本身，而在时序约束和信号连接上。这章把最常见的五个问题按现象、原因、解决三步拆开，每一条都是我或周围同学真实踩过的坑。
5.1 现象：测试程序跑到第二条指令结果全错，原因竟是PC更新时机不对
现象：第一条指令结果正确，第二条指令的PC跳到了奇怪地址，寄存器写回错位。
原因：单周期CPU的PC在时钟沿更新，但有的同学为了让「下一条地址」立即生效，会用assign pc_next = pc + 4这种组合逻辑同时驱动PC的输入，又在同一个always块里对pc赋了两次值，导致综合结果出现两个驱动源，pc_next悬空。
解决：把PC更新逻辑收敛到一个时序always块里，pc_next只作为组合逻辑输入，不要在任何地方对pc_next做赋值。仿真时用$display打印每个时钟沿的PC和指令，从第二条指令开始追踪，很快能定位到是哪一拍开始偏的。
5.2 现象：beq跳转永远不成立，原因是零标志位接错
现象：测试程序里有beq，但仿真波形里branch信号拉高了，pc_next却仍然是PC+4，跳转分支根本没执行。
原因：多数情况下是零标志位zero的生成位置不对。如果你把zero设计成ALU内部的一个寄存器输出，或者把zero反向接成了result != 0，beq的判断条件就反了。另一个常见原因是跳转目标地址的计算忘了把立即数左移两位，PC+4+(imm<<2)写成了PC+4+imm。
解决：确认zero是组合逻辑直接比较alu_result==0，不要经过任何时钟沿；把beq的目标地址计算单独写成一个assign语句，逐位核对立即数符号扩展后的位宽。这两处都对了，beq基本不会出问题。
5.3 现象：仿真正常但上板乱跑，原因是复位信号没有同步处理
现象：同一份代码，仿真波形漂亮，下载到板子上之后LED乱闪、PC不规律跳动，按复位键也没用。
原因：上板的复位按键是机械开关，按下和松开时会产生几十毫秒的抖动，如果复位信号直接接在FPGA的全局复位引脚上，抖动会被时钟采样进去，导致CPU在运行中途被反复复位。
解决：加一个简单的复位同步器，用两级触发器把外部复位信号打两拍再进CPU核心逻辑：
reg [1:0] rst_sync; always @(posedge clk or negedge rst_n) begin if (!rst_n) rst_sync <= 2'b00; // 外部复位拉低时立即清空 else rst_sync <= {rst_sync[0], 1'b1}; // 把复位信号打两拍 end wire rst_n_synced = rst_sync[1]; // 同步后的复位信号，接入CPU模块把rst_n_synced接到CPU模块上，而不是直接接外部引脚。这个小改动成本极低，但能避免上板调试时一半的玄学问题。
5.4 现象：lw/sw数据对不上，原因是存储器读写使能时序
现象：仿真波形里lw读回来的数据是正确的，但寄存器堆里写进去的内容和存储器里的内容差了一个周期，或者sw存进去的数据在下一个lw读出来时是旧值。
原因：数据存储器如果是同步读写的，读数据也会在时钟沿采样，但你在单周期CPU里期望lw在同一拍内完成「传地址→读存储器→写寄存器堆」，如果存储器的读延迟一拍，这个链路就会断裂。
解决：数据存储器必须配置成「异步读、同步写」模式。如果实验要求用同步读的存储器IP核，那就得把lw的写回推迟到下一个周期，等于引入了一点流水线逻辑，但这样单周期的初衷就被破坏了。所以选存储器IP核时优先选异步读版本，这是实验开始前就该确认的硬件约束。
5.5 现象：综合报错组合逻辑环路，原因是多路选择器选偏了
现象：用综合工具跑完之后报错，提示存在组合逻辑环路，或者仿真时波形在某几个信号之间反复跳变，仿真器卡死。
原因：环路的常见来源是：控制器输出的某个控制信号又反馈回控制器的输入，或者pc_next的计算路径里经过了一个由branch控制的多路选择器，而这个branch又依赖于和pc_next相关的信号。
解决：把数据通路图上的每一条反馈线标出来，检查是否有「输出→输入」闭环。单周期CPU允许的环只有「寄存器堆写回→下一次读」这种跨时钟沿的环，任何纯组合逻辑上的环都是设计错误。一般来说把PC的多路选择器输入来源改成寄存器输出的pc_plus4和branch_target两个独立assign信号，环路就解开了。
6. 从单周期到流水线：改造成本估算与一个值得做的回归测试技巧
6.1 单周期设计为流水线留下的三笔资产
单周期CPU做完之后，最常见的进阶方向是把它改造成五级流水线。改造成本大致是这样：控制器、ALU、寄存器堆可以原封不动复用，需要新增的是每一级之间的流水线寄存器，以及转发逻辑和停顿逻辑。如果你在单周期阶段严格按照「阶段模块划分」来组织代码，改造时只需要在每个模块的输出端插入一层寄存器，再把控制器改成按指令在流水线中的位置分发控制信号，工作量会小很多。反过来，如果当初把控制器和ALU写成了一个大杂烩模块，改造时就得推倒重来。
6.2 用数据通路覆盖检查代替「全跑一遍」的回归技巧
这里分享一个我每次做完CPU都会做的验证习惯：拿一段测试程序，把它的每条指令逐条列出，对照数据通路图手动选出每条指令实际用到的组件，然后打钩。比如add用到PC、指令存储器、寄存器堆读口、ALU、寄存器堆写口；sw用到寄存器堆读口、ALU、数据存储器写口；beq用到寄存器堆读口、ALU减法、PC多路选择器。当这段程序能把数据通路图上每一个方框、每一个多路选择器都至少触发一次时，我才敢说这个设计真正验证过了。很多同学觉得只要仿真波形「看起来对」就算完成，但遗漏的往往就是那个从来没被触发过的信号路径，等到上板跑一段新程序才发现致命错误。这是我最想留给你的一条习惯：单周期CPU的价值不是那一堆门电路，而是你能随时解释「为什么这条指令会走这条路」。希望帮到你。
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