1. 从一块炸机的电源板说起：为什么PSR架构的EMC这么难缠
PSR，也就是原边反馈（Primary Side Regulation），在中小功率开关电源里是个绕不开的架构。它省掉了光耦和TL431那一套副边反馈网络，成本低、元件少、可靠性在特定场景下反而更高，所以像充电器、LED驱动、小功率适配器这类产品里，PSR方案铺天盖地。但凡是做过PSR的人都有一个共同感受：这玩意儿功能好调，EMC难搞。
我最早接触PSR是在一个小功率恒压适配器项目上，当时样机功能一切正常，带载、线性调整率、负载调整率都过了，结果一进EMC实验室，传导骚扰在150kHz到500kHz这一段直接超标十几个dB，辐射在30MHz到100MHz也是一片红。那时候我以为加个共模电感、并几个Y电容就能压下去，结果折腾了两周，改了五六版PCB，才把问题真正摁住。后来复盘才发现，PSR的EMC问题，根子不在"滤波器件加得够不够"，而在于你有没有理解它的工作机理和噪声产生路径。
这篇文章我想把PSR开关电源的EMC设计技巧系统性地聊一遍。不是那种"加共模电感、加X电容、加Y电容"的泛泛之谈，而是从噪声源头、传播路径、PCB布局、变压器设计、缓冲电路、接地策略这几个维度，把每一个决策背后的"为什么"讲清楚。适合正在做PSR方案、被EMC卡住、或者想提前把EMC设计进第一版PCB的工程师参考。如果你做的是反激、正激、LLC，很多思路也是通用的，但PSR有它自己的特殊性，我会重点标出来。
先说一个反直觉的结论：PSR电源的EMC，70%取决于变压器和PCB布局，30%才取决于滤波器件。很多人一上来就堆滤波器，方向就错了。滤波器是"堵"，但如果你源头噪声太大、路径耦合太强，堵是堵不住的，只会让成本飙升、体积失控。正确的思路是先把源头和路径管好，再用滤波器做最后的收尾。
2. PSR的噪声到底从哪来：把干扰源一个个揪出来
2.1 原边MOSFET开关瞬间的dv/dt和di/dt
PSR电源的噪声源头，核心就是原边功率MOSFET的开关动作。MOSFET在开通和关断的瞬间，漏源电压Vds会产生极高的电压变化率dv/dt，同时漏极电流Id产生极高的电流变化率di/dt。这两个变化率是电磁干扰的直接来源。
具体来说，关断瞬间，MOSFET从导通变为截止，漏极电压从接近零迅速上升到母线电压加上反射电压，这个上升过程通常在几十纳秒到一百多纳秒之间。假设母线电压是400V，上升时间是50ns，那么dv/dt就是8V/ns。这个量级的dv/dt通过MOSFET的漏极铜箔与散热器、与周围走线之间的寄生电容，就会耦合出位移电流，形成共模噪声。
开通瞬间则相反，电流从零迅速上升到峰值，di/dt同样很大。这个di/dt在回路寄生电感上产生尖峰电压，同时通过磁场耦合到周围的环路中，形成差模噪声。
我实测过很多次，PSR电源的传导骚扰在150kHz到1MHz这一段，主要就是由MOSFET开关瞬间的振铃和变压器原边漏感引起的。你如果用示波器去看MOSFET的Vds波形，会发现关断瞬间有一个明显的振铃，频率通常在几MHz到几十MHz，这个振铃的包络就对应了辐射骚扰的频段。
2.2 变压器漏感与分布电容的谐振
PSR的变压器是噪声的另一个核心来源。变压器的漏感Lk和MOSFET的输出电容Coss、以及变压器的分布电容，在开关瞬间会形成LC谐振。这个谐振频率决定了振铃的频率，而振铃的幅度决定了噪声的强度。
漏感越大，储存在漏感里的能量越多，关断时释放出来的尖峰就越高。分布电容越大，原边和副边之间的耦合就越强，共模噪声就越容易从原边传到副边，再通过副边的对地寄生电容形成回路。
这里有个关键点：PSR架构下，辅助绕组同时承担供电和反馈采样的功能，所以辅助绕组的绕法、位置、与主绕组的耦合程度，都会影响噪声。如果辅助绕组和原边主绕组耦合太紧，开关噪声会直接串到供电脚，影响芯片工作，甚至导致误触发。
2.3 副边整流二极管的恢复特性
副边整流二极管的反向恢复过程也是噪声源。当二极管从导通变为截止时，会有一个反向恢复电流，这个电流的di/dt同样很大，会在副边回路里产生高频振荡。对于PSR来说，副边二极管的振荡会通过变压器耦合回原边，形成共模噪声。
我遇到过好几次，传导骚扰在某个频点超标，最后查出来是副边二极管的反向恢复引起的。换用恢复特性更软的二极管，或者在二极管两端并联RC吸收，就能明显改善。
2.4 共模噪声与差模噪声的区分
在动手整改之前，你必须先搞清楚超标的是共模噪声还是差模噪声。方法很简单：用电流探头分别套在火线和零线上测，如果两个方向的噪声电流同相，就是共模；如果反相，就是差模。或者用共模/差模分离器，直接看分离后的频谱。
这个判断非常关键，因为共模和差模的抑制手段完全不同。差模噪声主要靠X电容和差模电感，共模噪声主要靠Y电容和共模电感。如果你搞反了，怎么改都压不下去。
3. 变压器设计：EMC的第一道防线
3.1 绕组结构与耦合控制
变压器的绕组结构直接决定了漏感和分布电容的大小。对于PSR电源，我通常推荐三明治绕法：把原边绕组分成两半，副边绕组夹在中间。这样做的好处是原边和副边的耦合更紧，漏感更小，同时分布电容也被分割，共模噪声的耦合路径被削弱。
但三明治绕法也有代价：绕制工艺更复杂，成本更高，而且如果副边绕组匝数很少，夹在中间可能放不下。这时候可以考虑把辅助绕组放在最外层，或者用分段绕法来平衡。
辅助绕组的位置很讲究。如果辅助绕组放在原边和副边之间，它会屏蔽一部分原副边的耦合，对共模噪声有好处，但辅助绕组本身会拾取噪声。如果放在最外层，它离副边远，拾取的噪声少，但屏蔽效果差。我的经验是：对于PSR，辅助绕组放在最外层，同时加一层屏蔽绕组接地，效果比较均衡。
3.2 屏蔽绕组的正确用法
屏蔽绕组是抑制共模噪声的利器。它的原理是在原边和副边之间插入一层铜箔或绕组，并把它接到原边的静点（比如母线电容的负极），这样原边的高频噪声就被屏蔽层导走了，不会耦合到副边。
但屏蔽绕组不是随便加就有效。首先，屏蔽层必须单点接地，接地点要选在噪声最低的节点，通常是母线电容的负极。如果接地点选错，屏蔽层反而会成为噪声的发射天线。其次，屏蔽层不能形成短路环，否则会带来额外的损耗和发热。最后，屏蔽层的覆盖率要足够，通常要覆盖整个绕组宽度，否则屏蔽效果会打折扣。
我试过在同一个变压器上，不加屏蔽、加一层屏蔽、加两层屏蔽三种方案。实测下来，加一层屏蔽就能把30MHz到60MHz的辐射降低6到10dB，加两层屏蔽改善有限，但成本增加明显。所以一般一层屏蔽就够了，除非你的辐射要求特别严苛。
3.3 漏感能量的吸收与缓冲
漏感能量必须被吸收掉，否则会在MOSFET关断时产生高压尖峰，既威胁MOSFET的安全，又产生强烈的宽带噪声。常见的吸收方案有RCD钳位、TVS钳位、有源钳位等。
RCD钳位是最常用的，成本低、可靠性高。但RCD的参数选择很关键：电容太大，钳位电压低，但损耗大；电容太小，钳位电压高，噪声大。我的经验是，钳位电容的容量要让钳位电压在母线电压的1.5到2倍之间，电阻的功率要足够，否则会烧。
TVS钳位响应更快，钳位电压更精准，但TVS的结电容会引入额外的噪声路径，而且TVS的寿命有限，在频繁开关的场景下可能失效。有源钳位效果最好，但电路复杂、成本高，PSR方案里很少用。
除了钳位，还可以在MOSFET的漏源之间并联RC吸收，进一步抑制振铃。RC吸收的参数需要根据振铃频率来算：电容的容值要让吸收回路的阻抗在振铃频率下与漏感匹配，电阻的阻值要等于特征阻抗。具体计算后面会讲。
4. PCB布局：把噪声摁死在源头
4.1 功率回路的面积最小化
PCB布局的第一原则：功率回路的面积越小越好。功率回路包括母线电容、变压器原边绕组、MOSFET、电流采样电阻这几个部分。这个回路里流的是高频脉冲电流，回路面积越大，辐射的磁场越强，同时拾取外部噪声的能力也越强。
我见过很多设计，母线电容放在板子的一头，MOSFET放在另一头，中间用长长的走线连起来，这个回路面积可能有几十平方厘米，辐射不超标才怪。正确的做法是把母线电容紧挨着变压器原边和MOSFET放置，让回路面积控制在几平方厘米以内。
具体操作上，母线电容的引脚要尽量短，最好直接焊在MOSFET的漏极和采样电阻的地端。如果空间允许，用多个小容值电容并联，比用一个大电容效果更好，因为小电容的高频特性更好，等效串联电感更小。
4.2 采样电阻的接地策略
PSR的电流采样电阻接在MOSFET的源极和地之间，这个电阻上的电压信号很微弱，通常是几百毫伏量级，所以对噪声非常敏感。如果采样电阻的接地处理不好，开关噪声会直接串到采样信号上，导致芯片误判，甚至炸机。
我的做法是：采样电阻的地端单独走一根线，直接连到芯片的GND脚，不要和功率地混在一起。这根线要尽量短、尽量粗，并且远离高压开关节点。同时，采样电阻的功率回路和信号回路要分开，功率电流从采样电阻的地端流到母线电容的负极，信号地从采样电阻的地端流到芯片的GND，两者在采样电阻的地端单点汇合。
这个单点接地非常关键。如果功率地和信号地在别的地方汇合，功率电流产生的地弹就会叠加到采样信号上，造成采样误差。
4.3 高压开关节点的处理
MOSFET的漏极、变压器的原边绕组、RCD钳位的节点，这些都是高压高频开关节点，是主要的噪声发射源。这些节点的铜箔面积要尽量小，因为铜箔和周围的地平面之间会形成寄生电容，面积越大，耦合的位移电流越大。
同时，这些节点要远离敏感信号，比如芯片的反馈脚、采样脚、供电脚。如果实在避不开，可以在中间加一层地平面做屏蔽。地平面要完整，不能有大的开口，否则屏蔽效果会大打折扣。
我通常会在高压节点和敏感信号之间留至少3mm的间距，如果空间允许，留5mm以上更稳妥。如果间距不够，就在中间加一条接地的铜箔做隔离。
4.4 Y电容的放置位置
Y电容是抑制共模噪声的关键器件，但放的位置不对，效果会差很多。Y电容应该跨接在原边地和副边地之间，而且要走最短的路径。如果Y电容离原边地或副边地太远，引线电感会削弱它的高频旁路效果。
我的做法是：Y电容紧挨着变压器的引脚放置，一端接原边地，一端接副边地，引线尽量短。如果副边地是通过输出线缆连到负载的，Y电容要放在输出线缆的入口处，这样共模噪声在进入线缆之前就被旁路掉了。
Y电容的容值选择也要注意。容值太大，漏电流超标，安规过不了；容值太小，抑制效果不够。一般小功率适配器里，Y电容的容值在100pF到1000pF之间，具体要看漏电流的要求。我通常先用470pF试，如果不够再往上加，但要注意漏电流的余量。
5. 缓冲电路与滤波器的协同设计
5.1 RCD钳位参数的计算与调整
RCD钳位的设计，核心是让钳位电压在合理范围内，同时损耗可控。计算步骤如下：
首先确定漏感Lk。漏感可以通过测量变压器原边绕组短路时的电感得到，通常在原边电感的1%到5%之间。假设原边电感是1mH，漏感是30uH。
然后确定钳位电压Vclamp。Vclamp通常取母线电压Vbus的1.5到2倍。假设Vbus是400V，Vclamp取600V到800V。
钳位电容Cclamp的容值要满足：在MOSFET关断期间，漏感能量转移到Cclamp上，Cclamp的电压上升不超过一定范围。公式是：Cclamp ≥ Lk × Ip² / (Vclamp² - Vbus²)，其中Ip是原边峰值电流。
假设Ip是1A，Lk是30uH，Vclamp是700V，Vbus是400V，那么Cclamp ≥ 30e-6 × 1² / (700² - 400²) = 30e-6 / 330000 ≈ 0.09uF。实际取0.1uF到0.22uF。
钳位电阻Rclamp的阻值要保证Cclamp上的电压在开关周期内能放完。公式是：Rclamp ≤ 1 / (fsw × Cclamp × ln(1 + Vclamp/Vbus))，其中fsw是开关频率。假设fsw是65kHz，Cclamp是0.1uF，那么Rclamp ≤ 1 / (65000 × 0.1e-6 × ln(1 + 700/400)) ≈ 1 / (0.0065 × 0.98) ≈ 157kΩ。实际取100kΩ到150kΩ。
Rclamp的功率要足够，否则会烧。功率估算：P = Cclamp × Vclamp² × fsw / 2 = 0.1e-6 × 700² × 65000 / 2 ≈ 1.6W。实际要选2W以上的电阻，并且留足余量。
这些计算是理论值，实际调试时要根据波形微调。我通常先用理论值搭电路，然后用示波器看钳位电压的波形，如果钳位电压太高，就加大Cclamp或减小Rclamp；如果损耗太大，就反过来。
5.2 RC吸收的选型与调试
RC吸收并联在MOSFET的漏源之间，用来抑制关断振铃。RC吸收的设计核心是让吸收回路的阻抗在振铃频率下与漏感匹配。
振铃频率fring可以通过示波器测量，通常在几MHz到几十MHz。假设fring是10MHz，漏感Lk是30uH，那么特征阻抗Z = 2π × fring × Lk = 2 × 3.14 × 10e6 × 30e-6 ≈ 1885Ω。吸收电阻Rsnub取特征阻抗的1到2倍，即2kΩ到4kΩ。吸收电容Csnub的容值要满足：在振铃频率下，Csnub的阻抗远小于Rsnub，通常取Csnub = 1 / (2π × fring × Rsnub) = 1 / (2 × 3.14 × 10e6 × 3000) ≈ 5.3pF。实际取10pF到100pF。
RC吸收的损耗要算清楚：P = Csnub × Vds² × fsw。假设Csnub是47pF，Vds是700V，fsw是65kHz，那么P = 47e-12 × 700² × 65000 ≈ 1.5W。这个损耗不小，所以Csnub不能取太大，否则效率会明显下降。
我的经验是：先用小容值的Csnub试，比如22pF，看振铃抑制效果，如果不够再往上加，但一般不超过100pF。Rsnub的功率要选1W以上，否则会烧。
5.3 共模电感与Y电容的配合
共模电感和Y电容是抑制共模噪声的主力。共模电感的选择要看阻抗特性：在超标频段，共模电感的阻抗要足够高。比如超标频段是1MHz到10MHz，共模电感在这个频段的阻抗要在几百欧姆到几千欧姆。
共模电感的感值通常在几mH到几十mH，但感值越大，体积越大，成本越高，而且低频段的阻抗高，高频段的阻抗可能因为寄生电容而下降。所以选共模电感时，要看它的阻抗-频率曲线，确保在超标频段阻抗足够。
Y电容的容值前面说了，要和共模电感配合。共模电感和Y电容构成LC滤波器，截止频率要低于超标频段。截止频率f = 1 / (2π × sqrt(Lcm × Cy))。假设Lcm是10mH，Cy是470pF，那么f = 1 / (2 × 3.14 × sqrt(10e-3 × 470e-12)) ≈ 1 / (6.28 × 2.17e-6) ≈ 73kHz。这个截止频率低于150kHz，对传导骚扰的抑制是有效的。
但要注意，共模电感的漏感会形成差模电感，和X电容构成差模滤波器。如果漏感太大，差模滤波器的截止频率可能不合适，需要调整X电容的容值。
6. 实测整改：一个传导骚扰超标的完整排查过程
6.1 初始测试与问题定位
我拿一个12V/1A的PSR适配器做例子。初始测试，传导骚扰在200kHz到500kHz超标，最大超标点在300kHz，超标12dB。辐射在40MHz到80MHz超标，最大超标点在60MHz，超标8dB。
第一步，判断共模还是差模。用电流探头分别测火线和零线的噪声电流，发现两个电流同相，说明是共模噪声为主。但差模噪声也有贡献，因为在200kHz到500kHz这一段，差模噪声的幅度也不小。
第二步，看波形。用示波器测MOSFET的Vds波形，发现关断振铃频率在15MHz左右，振铃幅度很大，峰值接近800V。测副边二极管的波形，发现反向恢复时间偏长，有轻微的振铃。
第三步，看PCB布局。发现母线电容离MOSFET较远，功率回路面积偏大。采样电阻的地线和功率地混在一起，没有单点接地。Y电容放在板子边缘，离变压器较远。
6.2 逐步整改与效果验证
第一轮整改：优化PCB布局。把母线电容移到MOSFET旁边，功率回路面积从30平方厘米降到8平方厘米。采样电阻的地线单独走，直接连到芯片GND。Y电容移到变压器旁边，引线缩短。
整改后测试：传导骚扰在300kHz降到超标6dB，辐射在60MHz降到超标4dB。有改善，但还不够。
第二轮整改：调整RCD钳位。原来的钳位电容是0.1uF，电阻是100kΩ，钳位电压在750V左右。把钳位电容加大到0.22uF，电阻减小到68kΩ，钳位电压降到650V。同时，在MOSFET漏源之间加RC吸收，Csnub取47pF，Rsnub取3kΩ。
整改后测试：传导骚扰在300kHz降到超标2dB，辐射在60MHz降到超标1dB。振铃幅度明显减小，Vds峰值降到700V以下。
第三轮整改：优化变压器。原来的变压器没有屏蔽绕组，漏感是35uH。重新绕制，加一层屏蔽绕组，漏感降到25uH。副边二极管换成恢复特性更软的型号。
整改后测试：传导骚扰在300kHz降到限值以下3dB，辐射在60MHz降到限值以下2dB。全部通过。
6.3 关键经验总结
这个案例里，最有效的整改是PCB布局优化和变压器优化，滤波器件反而没怎么动。这说明PSR的EMC，源头和路径才是关键。
另外，整改要有顺序：先改布局，再改变压器，最后调滤波器和缓冲。如果一上来就调滤波器，可能会掩盖真正的问题，而且成本会失控。
还有一点：每次整改只改一个变量，改完立刻测试，记录数据。如果一次改多个地方，出了问题都不知道是哪个改动引起的。
7. 那些年我踩过的坑与总结出的实战技巧
7.1 Y电容漏电流与安规的平衡
Y电容的容值受漏电流限制。安规要求漏电流通常小于250uA（对于Class II设备）或3.5mA（对于Class I设备）。漏电流I = 2π × f × Cy × V，其中f是电网频率50Hz，V是电网电压220V。假设Cy是470pF，那么I = 2 × 3.14 × 50 × 470e-12 × 220 ≈ 32uA。这个漏电流很小，可以放心用。
但如果Cy加到2200pF，漏电流就是150uA，接近Class II的限值了。所以Y电容不能无限加大，要算清楚漏电流的余量。
我的做法是：先用470pF，如果EMC不够，再考虑加到1000pF，同时算漏电流。如果还不够，就要从源头和路径上想办法，而不是继续加Y电容。
7.2 共模电感的饱和问题
共模电感在通过大电流时可能饱和，导致阻抗下降，抑制效果变差。特别是对于PSR这种原边电流有直流分量的架构，共模电感的磁芯要选抗饱和能力强的材料，比如高磁通密度的铁粉芯或合金粉芯。
我遇到过共模电感饱和导致EMC测试通过、但批量生产时不合格的情况。原因是批量生产的磁芯一致性差，部分磁芯的饱和点偏低。后来换了磁芯材料，并增加了共模电感的感值余量，问题才解决。
7.3 接地策略的细节
接地是EMC设计里最容易被忽视、也最容易出问题的地方。PSR电源里，至少有三种地：功率地、信号地、副边地。这三种地不能随便混。
功率地是母线电容负极、MOSFET源极、采样电阻地端这些节点的集合，上面流的是高频脉冲电流，噪声很大。信号地是芯片GND、反馈分压电阻地端这些节点的集合，对噪声敏感。副边地是输出电容负极、副边二极管阳极这些节点的集合，上面流的是副边整流电流。
正确的做法是：功率地和信号地在采样电阻的地端单点汇合，副边地通过Y电容连到原边地。如果副边地和原边地在别的地方连在一起，共模噪声会直接串到副边，再从输出线缆辐射出去。
7.4 测试环境的注意事项
EMC测试对环境很敏感。同样的样机，在不同的实验室、不同的接地条件下，测试结果可能差好几个dB。所以整改时要在同一个实验室、同样的条件下测试，否则数据没有可比性。
另外，测试时要模拟实际使用场景。比如适配器要带载测试，负载要接在输出线缆的末端，线缆的长度和摆放方式要符合标准。如果测试时线缆摆得乱七八糟，测试结果可能很好，但实际使用时会超标。
7.5 迭代设计的思路
PSR的EMC设计不是一次就能做好的，通常需要两到三轮迭代。第一轮把布局和变压器做好，第二轮调缓冲和滤波器，第三轮微调参数。
我的建议是：第一版PCB就要把EMC的余量留足，比如功率回路的面积尽量小、Y电容的位置预留好、共模电感的位置预留好。这样即使第一版超标，也有足够的空间整改。如果第一版布局就很紧凑，整改时可能连放器件的地方都没有。
还有，每次迭代都要记录数据：改了什么地方、测试结果如何、下一步计划改什么。这样积累下来，你就有了自己的经验数据库，下次做新项目时可以直接参考。
8. 从设计到量产：EMC一致性的保障
8.1 元件公差对EMC的影响
实验室里的样机是通过了，但量产时可能因为元件公差而超标。影响EMC的关键元件有：Y电容、共模电感、X电容、RCD钳位的电容和电阻、RC吸收的电容和电阻。
Y电容的容值公差通常是±10%到±20%，共模电感的感值公差通常是±20%到±30%。如果设计时余量不足，量产时部分产品就可能超标。所以设计时要留足余量，比如Y电容的容值选标称值偏下的，共模电感的感值选标称值偏上的。
变压器的漏感公差也很大，通常是±20%到±30%。漏感的变化会影响RCD钳位和RC吸收的效果，所以变压器的来料要严格管控，漏感超出范围的不能上线。
8.2 生产工艺的一致性
生产工艺对EMC的影响也很大。比如变压器的绕制工艺，如果绕法不一致，漏感和分布电容就会变化。PCB的焊接质量，如果虚焊或冷焊，寄生参数就会变化。Y电容的引脚长度，如果剪得太短或太长，引线电感就会变化。
我的做法是：对关键工艺制定作业指导书，明确绕法、焊接要求、引脚长度等。同时，定期抽检量产产品，做EMC测试，确保一致性。
8.3 量产测试的简化方法
量产时不可能每台都做全项EMC测试，成本太高。可以设计一个简化的测试方法，比如只测传导骚扰的关键频点，或者用近场探头测辐射的关键频点。如果发现异常，再送实验室做全项测试。
近场探头是个好工具，可以快速定位辐射源。我通常用近场探头扫一遍PCB，看哪个区域的辐射最强，然后针对性地整改。这个方法虽然不能替代标准测试，但可以快速筛选出明显不合格的产品。
9. 写在最后：一些个人体会
做PSR的EMC设计，最深的体会是：理论要懂，但更要动手。很多问题，你看书、看文档是看不出来的，只有亲自测波形、亲自改电路、亲自做实验，才能理解噪声是怎么产生的、怎么传播的、怎么抑制的。
另外，EMC设计要有系统思维。不能只盯着滤波器，要从源头、路径、受体三个维度去考虑。源头是MOSFET和变压器，路径是PCB布局和寄生参数，受体是电网和空间。三个维度都管好了，EMC自然就过了。
最后，EMC设计要有耐心。有时候一个超标点，你可能要试十几种方案才能压下去。但每一次失败都是有价值的，因为它让你更了解你的电路。积累多了，你就会形成直觉，看到波形就知道问题在哪，看到布局就知道哪里会出问题。
这个内容后续还可以这样扩展：比如不同功率等级的PSR方案，EMC设计的侧重点有什么不同；比如PSR和SSR在EMC设计上的差异；比如如何用仿真工具辅助EMC设计。这些话题都值得单独聊，以后有机会再展开。
