简介：这份资源面向FPGA与数字图像处理方向的开发者与学习者，围绕OV7670摄像头、SDRAM缓存与VGA显示构建了一套完整的实时视频采集与显示链路，并集成中值滤波算法改善画质。项目涵盖IIC寄存器配置、SDRAM控制器读写、VGA时序驱动以及灰度图像去噪等关键环节，适合作为课程设计、毕业设计或FPGA图像处理入门的实战参考。压缩包共576个文件，约11.74MB，以cdb、hdb、tdf等Quartus工程与综合文件为主，配合v、vhd源码、qsf/qpf工程配置、mif初始化数据及txt说明文档，完整保留了从源码到工程配置的目录结构。目前已有399人学习下载。通过研读可掌握摄像头数据流与SDRAM乒乓缓存的协同设计、VGA显示时序生成以及中值滤波在硬件中的实现思路，对理解FPGA并行处理图像数据具有较高参考价值。
1. 从摄像头到显示器：一条完整图像链路的工程化拆解
OV7670 摄像头采集、SDRAM 帧缓存、VGA 实时显示，这三个模块单独拎出来都不算难，难的是把它们串成一条稳定跑通的图像链路。很多同学做 FPGA 图像采集毕设时，摄像头能出数据、SDRAM 能读写、VGA 能出彩条，但一联调就花屏、撕裂、颜色错位。问题往往不在某个模块本身，而在跨时钟域处理、帧缓存地址管理和时序约束这些“胶水层”上。这套方案要解决的就是从 OV7670 原始 Bayer 数据到 VGA 显示器上稳定画面的完整工程实现，适合正在做 FPGA 图像处理课设、CPLD 视频采集毕设，或者需要一套可复现图像链路参考的开发者。中值滤波作为图像预处理环节也会一并落地，不是挂在框图里的装饰。
2. 系统总体设计：四个模块与三条时钟域的职责划分
2.1 模块划分与数据流走向
整条链路按数据流向拆成四个核心模块。摄像头配置模块负责通过 SCCB 总线写 OV7670 内部寄存器，设置输出格式为 RGB565、分辨率 640×480、帧率 25fps。采集模块接收 PCLK 同步的 8 位数据，拼接成 16 位 RGB565 像素后写入异步 FIFO。SDRAM 控制器模块是整条链路的枢纽，它要同时服务两个主设备：写端口来自采集 FIFO，读端口来自 VGA 显示 FIFO，通过仲裁逻辑分时复用 SDRAM 的单一物理接口。VGA 时序模块产生 640×480@60Hz 的行场同步信号，在有效像素区间从显示 FIFO 读数据驱动 DAC。
数据流是单向的：OV7670 → 采集 FIFO → SDRAM 写 → SDRAM 读 → 显示 FIFO → VGA。中值滤波模块通常插在 SDRAM 读之后、显示 FIFO 之前，对 3×3 窗口做排序取中值，用来消除椒盐噪声。这个位置的选择有讲究——放在写之前会增加 SDRAM 带宽压力，放在读之后只影响显示通路，资源开销更可控。
2.2 三条时钟域与跨时钟处理
系统里存在三个独立时钟：OV7670 的 PCLK（典型 24MHz）、SDRAM 控制器时钟（100MHz）、VGA 像素时钟（25.175MHz）。三个时钟互不相关，跨时钟域处理是稳定性的第一道关卡。
采集侧用异步 FIFO 做 PCLK 到 SDRAM 时钟域的过渡，FIFO 深度设为 512×16bit，足够吸收 SDRAM 仲裁带来的写入延迟抖动。显示侧同样用异步 FIFO 做 SDRAM 时钟域到 VGA 像素时钟域的隔离，深度 256×16bit。两个 FIFO 的读写指针都做了格雷码同步，避免亚稳态传播。
// 异步FIFO例化——采集侧跨时钟域 async_fifo #( .DATA_WIDTH (16), .FIFO_DEPTH (512) ) u_capture_fifo ( .wr_clk (pclk), // OV7670像素时钟 .wr_rst_n (rst_n), .wr_en (capture_valid), // 采集有效信号 .wr_data (rgb565_data), // 拼接后的RGB565 .rd_clk (sdram_clk), // SDRAM控制器时钟 .rd_rst_n (rst_n), .rd_en (sdram_wr_ready),// SDRAM写就绪 .rd_data (fifo_to_sdram), .empty (capture_empty), .full (capture_full) );这段例化的关键参数是 FIFO_DEPTH。深度太小会在 SDRAM 刷新周期集中到来时溢出，表现为画面顶部出现横向噪带；深度太大则消耗宝贵的 Block RAM 资源。512 深度是实测下来在 100MHz SDRAM 时钟和 24MHz PCLK 组合下的安全值。capture_valid信号需要与 PCLK 对齐，在 OV7670 的 HREF 有效区间内才拉高，否则会把消隐区的无效数据写进 FIFO。
2.3 SDRAM 仲裁策略与带宽分配
SDRAM 是整条链路的带宽瓶颈。640×480×16bit×25fps 的写入需求约 117Mbps，读出需求在 60Hz 刷新率下约 295Mbps，合计超过 400Mbps。一片 16 位位宽、100MHz 时钟的 SDRAM 理论带宽 1.6Gbps，看似充裕，但行切换、刷新和预充电会吃掉大量有效带宽。
仲裁策略采用“写优先、读批量”的方式。写请求来自采集 FIFO，数据产生速率稳定且不可暂停，优先级设为最高。读请求来自显示 FIFO，当 FIFO 内数据低于半满时触发一次突发读，一次连续读 256 个像素存入 FIFO，这样把行激活开销摊薄到 256 个像素上。实测这种策略下 SDRAM 有效带宽利用率能到 65% 左右，足够支撑 640×480@60Hz 的显示需求。
注意：SDRAM 初始化阶段必须严格等待 200us 上电稳定期和 8 个刷新周期，跳过任何一步都会导致后续读写全部失败，而且现象是随机的——有时能跑几秒才挂，排查起来非常痛苦。
3. 关键模块实现：从 SCCB 配置到中值滤波的落地细节
3.1 OV7670 SCCB 初始化序列
OV7670 上电后不会自动输出图像，必须通过 SCCB 总线写入一组寄存器配置。SCCB 协议兼容 I2C，但不需要从机应答，时序上更宽松。配置序列的核心寄存器包括：地址 0x12 写 0x80 执行软复位，0x0C 写 0x00 关闭 DC 偏移，0x11 写 0x80 设置 PCLK 为外部时钟分频，0x12 写 0x14 选择 RGB565 输出格式，0x40 写 0xD0 设置 RGB 增益，0x17 和 0x18 调整水平垂直窗口起始位置。
// SCCB写时序状态机核心片段 localparam S_IDLE = 3'd0; localparam S_START = 3'd1; localparam S_SEND = 3'd2; localparam S_STOP = 3'd3; // 每个bit在scl低电平期间切换sda，高电平期间保持 always @(posedge clk) begin case (sccb_state) S_IDLE: if (cfg_start) sccb_state <= S_START; S_START: begin sda_out <= 1'b0; // 起始条件：SCL高时SDA拉低 scl_out <= 1'b1; sccb_state <= S_SEND; end S_SEND: begin scl_out <= ~scl_out; // 产生SCL时钟 if (scl_out) sda_out <= cfg_data[bit_cnt]; // 高电平期间数据稳定 // ... 位计数与字节计数逻辑 end S_STOP: begin sda_out <= 1'b1; // 停止条件：SCL高时SDA拉高 scl_out <= 1'b1; sccb_state <= S_IDLE; end endcase end这段状态机的关键点是 SDA 在 SCL 高电平期间必须保持稳定，否则会被从机误判为起始或停止条件。cfg_data来自一个 ROM 表，按顺序存放寄存器地址和配置值。上电后先等待 10ms 让摄像头内部稳压完成，再启动配置流程。配置完成后建议读回 0x0A 和 0x0B 两个产品 ID 寄存器，确认值为 0x76 和 0x73，这是判断 SCCB 通信是否正常的硬指标。
3.2 SDRAM 帧缓存地址映射
帧缓存采用乒乓结构，在 SDRAM 中划分两个 640×480×16bit 的帧缓冲区，基地址分别为 0x000000 和 0x258000（640×480×2 字节）。写端口始终写入当前帧缓冲区，读端口始终读取上一帧缓冲区，每帧结束时切换 BANK 标志。这样做的代价是需要两倍存储空间，但彻底消除了读写同一帧时的撕裂问题。
地址生成逻辑：行地址 = 基地址 + 行号 × 640 × 2，列地址 = 行地址 + 列号 × 2。SDRAM 的 A0 位在突发读写时被忽略，所以实际地址需要左移一位对齐。突发长度设为 8，每次激活行后连续读写 8 个 16 位数据，这样在 100MHz 时钟下，一行 640 像素需要 80 次突发传输。
提示：SDRAM 的行地址和列地址复用同一组引脚，RAS、CAS、WE 的组合决定当前操作类型。写代码时建议把命令编码做成 localparam，避免在 always 块里直接写 3'b000 这种裸数据，后期改起来会疯。
3.3 中值滤波的 3×3 窗口实现
中值滤波插在 SDRAM 读通路之后，对每个像素取 3×3 邻域的中值。实现上需要两个行缓存（Line Buffer）来同时保存三行像素，每个行缓存深度 640×16bit。三行数据对齐后，在每个像素时钟下取出 9 个邻域像素，送入排序网络。
排序网络采用三级比较交换结构：第一级对每三个像素排序，第二级取三组的中值，第三级对三个中值再排序取中值。这种结构只需要 19 个比较器，比全排序的 36 个比较器节省近一半资源。
// 三级中值滤波排序网络——单通道 // 输入p00~p22为3x3窗口的9个像素值 // 第一级：每行三个排序 wire [7:0] row0_max, row0_mid, row0_min; wire [7:0] row1_max, row1_mid, row1_min; wire [7:0] row2_max, row2_mid, row2_min; assign {row0_max, row0_mid, row0_min} = sort3(p00, p01, p02); assign {row1_max, row1_mid, row1_min} = sort3(p10, p11, p12); assign {row2_max, row2_mid, row2_min} = sort3(p20, p21, p22); // 第二级：取三行最大值中的最小值、中值中的中值、最小值中的最大值 wire [7:0] max_of_min = min3(row0_min, row1_min, row2_min); wire [7:0] mid_of_mid = mid3(row0_mid, row1_mid, row2_mid); wire [7:0] min_of_max = max3(row0_max, row1_max, row2_max); // 第三级：对三个候选值取中值即为最终输出 assign median_out = mid3(max_of_min, mid_of_mid, min_of_max);sort3是一个组合逻辑函数，对三个 8 位输入做全比较后输出最大值、中值、最小值。RGB565 格式下 R、G、B 三个通道需要各做一次中值滤波，总共例化三组排序网络。资源消耗方面，在主流 FPGA 上约占 600 个 LUT 和 300 个寄存器，对中等规模器件完全可接受。滤波后的像素写回显示 FIFO，VGA 时序模块从 FIFO 读出后直接驱动 DAC。
4. 避坑与常见问题排查：那些让你熬夜的翻车点
4.1 画面花屏或颜色错位
现象是 VGA 显示器上出现规律性彩色条纹或整体偏色。原因通常是 RGB565 数据拼接时高低字节顺序搞反了。OV7670 在 RGB565 模式下先输出高字节（R[4:0]+G[5:3]），再输出低字节（G[2:0]+B[4:0]），如果采集模块按先低后高拼接，颜色就会完全错乱。解决办法是在采集状态机里明确标注字节顺序，用{first_byte, second_byte}还是{second_byte, first_byte}要跟摄像头数据手册对齐。排查时可以先输出固定测试图案（比如红绿蓝三色条），确认 VGA 通路本身没问题，再接入摄像头数据。
4.2 画面撕裂或上下滚动
现象是画面被水平切开，上下两半内容不同步，或者画面缓慢向上/向下滚动。根因是帧缓存切换时机不对。如果 BANK 切换发生在 SDRAM 还在写入当前帧的过程中，读端口就会读到半新半旧的数据。正确的做法是在检测到 OV7670 的 VSYNC 下降沿后，等待当前帧的最后一个像素写入完成，再切换 BANK 标志。另一个常见原因是 VGA 场同步信号的极性与显示器不匹配，有些显示器要求 VSYNC 低电平有效，有些要求高电平有效，改一下极性寄存器就能解决。
4.3 SDRAM 读写随机失败
现象是系统跑几秒到几分钟后画面冻结或出现大片噪点，复位后又能恢复。这种随机性故障八成是 SDRAM 刷新周期被读写操作挤掉了。SDRAM 要求每 64ms 内对所有行完成一次刷新，如果仲裁逻辑一直偏向读写请求，刷新命令发不出去，存储单元电容就会漏电导致数据丢失。解决办法是在仲裁器里加一个刷新计数器，每 780 个时钟周期强制插入一次刷新命令，读写请求在此期间挂起。刷新优先级的提升会略微降低有效带宽，但稳定性是第一位。
4.4 中值滤波后图像出现黑边
现象是滤波后的画面边缘出现一圈黑边或暗带。原因是 3×3 窗口在图像边界处无法取满 9 个邻域像素，行缓存初始值为 0，排序后中值偏向 0 值。处理方式有两种：一是边界像素直接透传原始值，不参与滤波；二是对行缓存做边界复制，把第一行和最后一行分别复制到上下边界。第一种方式实现简单，效果也够用，推荐优先采用。
4.5 时序约束不完整导致偶发亚稳态
现象是系统在实验室常温下正常，一到现场或温度变化就随机出错。根因是跨时钟域路径没有加set_false_path或set_clock_groups约束，综合工具按单时钟域优化，把本应同步的寄存器给优化掉了。解决办法是在约束文件里明确声明三个时钟域之间的异步关系，对所有跨时钟域信号加两级同步器，FIFO 的格雷码指针也要加async_reg属性。这一条是血泪经验，不加约束的跨时钟设计就是在赌运气。
5. 验收与答辩：怎么证明这套链路真的跑通了
验收不是看显示器亮了就算完。我一般会按四个层次逐级验证，每一层都有可量化指标，答辩时直接拿数据说话。
第一层是静态测试。用 FPGA 内部生成彩条图案写入 SDRAM，再从 SDRAM 读出送 VGA 显示。如果彩条颜色正确、边界清晰、无抖动，说明 SDRAM 读写通路和 VGA 时序都正常。这一层不涉及摄像头，排除了 SCCB 配置的干扰。
第二层是摄像头数据直通。绕过 SDRAM，把 OV7670 输出的 RGB565 数据直接送 VGA 显示。画面会有撕裂，但颜色和内容应该正确。如果这一层花屏，问题一定在采集模块或 SCCB 配置上，跟 SDRAM 无关。
第三层是完整链路。接入 SDRAM 帧缓存，观察画面是否稳定无撕裂。用示波器抓 VSYNC 和 HSYNC 信号，确认场频在 60Hz±1Hz、行频在 31.5kHz±0.5kHz 范围内。同时用逻辑分析仪抓 SDRAM 的 RAS、CAS、WE 信号，确认刷新命令按预期插入。
第四层是中值滤波效果验证。在摄像头前放置带有椒盐噪声的测试卡，对比滤波前后画面。滤波后噪声点应明显减少，边缘保持清晰。可以用 MATLAB 对同一帧图像做软件中值滤波，与 FPGA 输出做逐像素比对，误差在 ±2 个灰度级以内算合格。
| 验收层次 | 测试内容 | 合格指标 | 排查方向 |
|---|---|---|---|
| 第一层 | 彩条自测 | 颜色正确、无抖动 | SDRAM 读写、VGA 时序 |
| 第二层 | 摄像头直通 | 颜色正确、内容可辨 | SCCB 配置、采集拼接 |
| 第三层 | 完整链路 | 无撕裂、帧率稳定 | 仲裁策略、BANK 切换 |
| 第四层 | 中值滤波 | 噪声减少、边缘保持 | 排序网络、边界处理 |
答辩时老师最爱问的三个问题：跨时钟域怎么处理的、SDRAM 带宽怎么算的、中值滤波资源消耗多少。这三个问题的答案都在前面的章节里，提前把数据准备好，现场直接翻到对应页。还有一个小技巧：把每一层的测试波形截图打印出来，答辩时往桌上一放，比说一百句“我调通了”都有说服力。
从那以后我每次做视频链路项目，都强制走一遍这四层验收流程，哪怕时间再紧也不跳步。因为跳过任何一层，后面出问题时的排查范围就会指数级扩大。希望这套方案能帮你少走几个弯路，顺利把画面点亮。
本文还有配套的精品资源，点击获取
