基于NIOS II软核的FPGA数字时钟设计与SOPC实践

简介：本资源是一份完整的高校数字电子技术课程设计项目，面向嵌入式系统与FPGA初学者，聚焦SOPC架构下的数字电子时钟功能实现。项目基于Quartus II开发环境与NIOS II软核处理器，采用Verilog硬件描述语言设计，适配DE2-115开发板，涵盖数码管、LCD及VGA三种显示方式，并完整实现时钟计时、倒计时、闹钟触发等核心功能，时间精度达1秒级，具备工程可复现性与教学示范价值。压缩包共4175个文件，主体为Verilog源码（.v）、NIOS C应用代码（.c/.h）、编译中间文件（.o/.d）、Quartus工程配置（.qpf/.qsf/.sopc）、IP生成脚本（.tcl/.mif）及课设报告文档（.docx），总大小50.29MB，目录结构层次分明，便于理解SOPC软硬协同开发全流程。目前已有1796人学习下载，提供从硬件建模、软件驱动到系统集成的全链路工程实践素材，含可直接运行的SOF/ELF文件与详细注释，是掌握FPGA嵌入式开发的优质课设范例。

1. 基于SOPC的数字电子时钟设计：为什么用NIOS II软核而不是纯逻辑写一个计时器？

你手头有一块带FPGA的开发板，想做一个能调时、带闹钟、掉电不丢时间的数字电子时钟——但直接用Verilog写状态机+计数器，很快会卡在“怎么让按键响应不抖动又不卡死主循环”“怎么把时间存进EEPROM还保证写入不失败”“怎么加个串口校时功能却不想重写整个时序”这些地方。这时候，硬逻辑方案就从“练手”滑向“玄学调试”。本方案选择SOPC（System-on-a-Programmable-Chip）架构，核心是把NIOS II软核处理器嵌入FPGA，用C语言写应用层逻辑，Verilog只负责底层外设封装和时钟树构建。它不是为了炫技，而是解决一个现实问题：当功能需求从“显示时间”升级到“支持用户交互+数据持久化+多任务调度”时，软硬协同比纯RTL更可控、更可维护、答辩时更容易讲清模块边界。适合某高校电子类课程设计、FPGA方向毕设，或需要交付可演示、可修改、可扩展时钟系统的工程实践场景。整套资源包含Quartus工程、NIOS II IDE软件工程、完整PDF设计文档、仿真测试波形及上板实测视频片段，所有代码均通过ModelSim功能仿真与DE2-115开发板实测验证。

2. 总体架构设计：SOPC系统三层结构与五大硬件模块的职责划分

SOPC系统不是把CPU硬塞进FPGA，而是围绕NIOS II构建一套可裁剪、可验证、可复位的片上系统。本设计采用典型的三层结构：硬件抽象层（HAL）→ 外设驱动层 → 应用逻辑层。其中硬件抽象层由NIOS II IDE自动生成，屏蔽了寄存器地址映射细节；外设驱动层由开发者编写，封装按键、数码管、EEPROM等操作；应用逻辑层用C实现时间计算、状态机调度、人机交互。这种分层不是教科书概念，而是为后续调试留出明确断点——比如数码管乱码，先查驱动层send_digit()函数是否正确调用HAL API，再查硬件层段选/位选信号时序是否满足74HC595建立保持时间。

整个SOPC系统由五大硬件模块构成，全部在Qsys（现称Platform Designer）中完成集成：

• NIOS II/f处理器核：配置为带指令缓存（4KB）、无数据缓存，关闭JTAG调试单元以节省LE资源；主频锁定为50MHz，经锁相环倍频后提供稳定时基；
• On-Chip Memory（片内RAM）：64KB，用于存放程序代码与运行时变量，避免访问外部SDRAM引入不确定延迟；
• JTAG UART：替代传统RS232，实现PC端printf调试输出，波特率固定115200，无需额外电平转换芯片；
• SysID Peripheral：用于运行时识别硬件版本，防止软件烧录到错误硬件配置的板子上导致不可预知行为；
• Custom Peripherals（自定义外设）：这是本设计的核心差异化部分，包含4个独立IP核：key_debounce（消抖）、seg_display（动态扫描驱动）、i2c_master（EEPROM通信）、rtc_emu（软件模拟实时时钟，弥补FPGA无内置RTC的短板）。

提示：Qsys系统生成后，必须手动检查system.h中各外设基地址是否与.sopcinfo文件一致，尤其当增删模块后地址可能偏移——曾有A同学因未更新头文件，导致EEPROM写入始终失败，排查三天才发现是I2C_BASE宏定义指向了已删除的旧模块地址。

2.1 SOPC系统构建流程：从Qsys搭建到NIOS II IDE工程导入

第一步，在Quartus Prime 18.1中新建Block Diagram，拖入Qsys System IP。双击打开Qsys界面，按顺序添加上述5个组件。关键配置点如下：

• NIOS II/f核：勾选“Reset Vector”指向on-chip memory起始地址（0x00000000），中断向量表（Exception Vector）也设为同一地址；
• On-Chip Memory：Data width设为32bit，Total memory size选64KB，Enable read/write enable signals打钩；
• JTAG UART：仅需确认Enable JTAG UART被勾选，其余默认；
• SysID：Version设为0x0001，用于后续固件校验；
• Custom Peripherals：每个IP需单独设置Base Address（如KEY_BASE=0x10000000，SEG_BASE=0x10000010），并确保Address Span足够（通常设为0x10）。

完成连线后，点击Generate生成HDL封装。此时Qsys会输出system.qip、system.sv等文件。回到Quartus主工程，将system.qip加入工程，并在顶层模块中例化system实例：

// top_module.v system uut ( .clk_clk (clk_50m), .reset_reset_n (key_rst_n), // 复位低有效，接开发板复位键 .key_in_export (key_in), // 4×4矩阵键盘行线输入 .seg_out_export (seg_out), // 数码管段码+位码合并输出 .i2c_scl_export (i2c_scl), // I2C时钟线 .i2c_sda_export (i2c_sda) // I2C数据线 );

编译成功后，打开NIOS II Software Build Tools for Eclipse，新建Application and BSP from Template工程，BSP Location指向Quartus工程下的software目录，Processor选择刚生成的system。IDE会自动解析Qsys配置，生成匹配的HAL库与设备驱动框架。

2.2 自定义外设IP设计要点：key_debounce与seg_display的Verilog实现逻辑

纯NIOS II无法直接处理机械按键抖动与数码管动态扫描这类强时序敏感操作，必须用Verilog实现专用IP核。这两个模块虽小，却是系统稳定性的命门。

key_debounce采用两级同步+计数消抖结构，非简单延时。输入为4行扫描线（row[3:0]），输出为去抖后的4×4键值（key_code[7:0]），高4位为行号，低4位为列号，0xFF表示无按键：

// key_debounce.v module key_debounce ( input wire clk, input wire rst_n, input wire [3:0] row_in, output reg [7:0] key_code ); reg [3:0] row_sync1, row_sync2; reg [15:0] cnt; wire [3:0] row_stable; // 双触发器同步防亚稳态 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin row_sync1 <= 4'b0000; row_sync2 <= 4'b0000; end else begin row_sync1 <= row_in; row_sync2 <= row_sync1; end end // 消抖计数器：检测到变化即清零，稳定10ms（500000个周期）后锁存 always @(posedge clk or negedge rst_n) begin if (!rst_n) cnt <= 0; else if (row_sync1 != row_sync2) cnt <= 0; else if (cnt < 500000) cnt <= cnt + 1; end // 键值编码：仅在cnt==500000时更新，避免抖动期间误触发 always @(posedge clk or negedge rst_n) begin if (!rst_n) key_code <= 8'hFF; else if (cnt == 500000) begin case (row_sync2) 4'b0001: key_code <= {4'h0, col_detect}; // 第0行 4'b0010: key_code <= {4'h1, col_detect}; 4'b0100: key_code <= {4'h2, col_detect}; 4'b1000: key_code <= {4'h3, col_detect}; default: key_code <= 8'hFF; endcase end end

seg_display模块负责将8位BCD码（时/分/秒各两位）转为动态扫描信号。关键设计点在于：采用查表法（ROM）而非组合逻辑译码，避免段码逻辑竞争；扫描频率固定为1kHz（每毫秒切换一位），由独立计数器驱动，与主程序解耦：

// seg_display.v module seg_display ( input wire clk, input wire rst_n, input wire [7:0] bcd_in, // 当前要显示的BCD值（0-9） output reg [7:0] seg_data, // 段码（a-g+dp） output reg [3:0] digit_sel // 位选（共4位，此处简化为1位示意） ); reg [9:0] scan_cnt; reg [1:0] digit_idx; // 扫描计数器：50000计数 = 1ms @50MHz always @(posedge clk or negedge rst_n) begin if (!rst_n) scan_cnt <= 0; else if (scan_cnt == 50000) scan_cnt <= 0; else scan_cnt <= scan_cnt + 1; end // 位索引：每1ms切换一位 always @(posedge clk or negedge rst_n) begin if (!rst_n) digit_idx <= 0; else if (scan_cnt == 50000) digit_idx <= digit_idx + 1; end // 查表ROM：将BCD映射为段码（a-g+dp），共10项 localparam SEG_ROM [0:9] = { 8'b11111100, // 0 8'b01100000, // 1 8'b11011010, // 2 8'b11110010, // 3 8'b01100110, // 4 8'b10110110, // 5 8'b10111110, // 6 8'b11100000, // 7 8'b11111110, // 8 8'b11110110 // 9 }; // 输出段码与位选 always @(*) begin case (digit_idx) 2'b00: begin seg_data = SEG_ROM[bcd_in]; digit_sel = 4'b0001; end 2'b01: begin seg_data = SEG_ROM[bcd_in]; digit_sel = 4'b0010; end 2'b10: begin seg_data = SEG_ROM[bcd_in]; digit_sel = 4'b0100; end 2'b11: begin seg_data = SEG_ROM[bcd_in]; digit_sel = 4'b1000; end endcase end

这两段代码不是“能跑就行”，而是针对FPGA物理特性做的取舍：key_debounce用同步+计数而非简单#10000延时，因为综合工具会将#语句优化掉；seg_display用ROM查表而非case语句，是因为后者在多位BCD输入时易产生LUT级联延迟，导致扫描不同步。这些细节，正是答辩时老师追问“为什么这么写”的底气来源。

2.3 I2C Master控制器IP：实现AT24C02 EEPROM读写的关键时序控制

时钟必须掉电保存时间，本方案选用AT24C02（2Kbit）EEPROM，通过I2C总线连接。FPGA没有原生I2C外设，必须用Verilog实现Master控制器。难点不在协议本身，而在于如何让软件层以“寄存器读写”方式调用，而非暴露SCL/SDA时序细节。

i2c_masterIP设计为内存映射式，对外暴露4个32位寄存器：

• I2C_CMD（偏移0x0）：写入启动命令（bit0=1启动，bit1=0写/1读）
• I2C_ADDR（偏移0x4）：写入器件地址（0x50）与内存地址（0x00~0xFF）
• I2C_DATA（偏移0x8）：读写数据字节
• I2C_STATUS（偏移0xC）：bit0=busy，bit1=done，bit2=error

其Verilog核心是状态机，严格遵循I2C标准时序（起始、地址、应答、数据、停止）。关键参数：SCL低电平时间≥4.7μs，高电平时间≥4.0μs，因此在50MHz时钟下，计数器设为235（≈4.7μs）：

// i2c_master.v 状态机片段 localparam S_IDLE = 3'b000, S_START = 3'b001, S_ADDR = 3'b010, S_DATA = 3'b011, S_STOP = 3'b100; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= S_IDLE; scl_cnt <= 0; sda_o <= 1; scl_o <= 1; end else case (state) S_IDLE: begin if (cmd_start) begin state <= S_START; scl_cnt <= 0; sda_o <= 1; scl_o <= 1; end end S_START: begin // 起始条件：SCL高时SDA由高→低 if (scl_cnt == 0) sda_o <= 1; else if (scl_cnt == 235) begin sda_o <= 0; state <= S_ADDR; scl_cnt <= 0; end else scl_cnt <= scl_cnt + 1; end S_ADDR: begin // 发送7位地址+R/W位+应答 // 此处省略具体位传输逻辑，重点是每个bit占用235+235=470周期 if (bit_done) begin if (addr_sent) state <= S_DATA; else addr_bit <= addr_bit + 1; end end // ... 后续S_DATA、S_STOP状态类似 endcase end

软件层调用极其简洁：

// nios_main.c void eeprom_write_byte(uint8_t addr, uint8_t data) { IOWR_32DIRECT(I2C_BASE, 0x4, (0x50 << 8) | addr); // ADDR寄存器：高8位器件地址，低8位内存地址 IOWR_32DIRECT(I2C_BASE, 0x8, data); // DATA寄存器 IOWR_32DIRECT(I2C_BASE, 0x0, 0x1); // CMD寄存器：bit0=1启动写 while ((IORD_32DIRECT(I2C_BASE, 0xC) & 0x1)); // 等待busy清零 }

这种设计将复杂的时序控制封在IP内部，上层C代码只需关注“写哪个地址、写什么值”，极大降低应用开发门槛。这也是SOPC相比纯逻辑方案最实在的优势：把硬件复杂度锁死在IP核里，让软件工程师能像操作MCU一样开发。

3. 软件系统设计：基于HAL的C语言应用层与四状态机时间管理模型

NIOS II软件不是裸机编程，而是基于HAL（Hardware Abstraction Layer）构建。HAL由IDE自动生成，提供IOWR_*/IORD_*系列寄存器读写宏、alt_irq_register()中断注册、alt_timestamp_start()时间戳等基础服务。本设计的应用层完全避开汇编，所有逻辑用C实现，分为三个层次：驱动适配层 → 时间引擎层 → 人机交互层。

3.1 驱动适配层：封装硬件操作为可复用函数接口

驱动层目标是“一次编写，多处调用”，避免在main函数中散落IOWR_32DIRECT。例如数码管驱动，不直接操作SEG_BASE，而是封装为seg_display_set_digit()：

// driver_seg.c #include "system.h" #include "altera_avalon_pio_regs.h" #define SEG_BASE 0x10000010 #define DIGIT_NUM 4 void seg_display_init() { // 初始化：清空所有位选与段码 IOWR_32DIRECT(SEG_BASE, 0, 0x00); // 段码寄存器 IOWR_32DIRECT(SEG_BASE, 4, 0x00); // 位选寄存器 } // 参数：digit_idx（0-3），digit_val（0-9） void seg_display_set_digit(uint8_t digit_idx, uint8_t digit_val) { static const uint8_t seg_table[10] = { 0xC0, 0xF9, 0xA4, 0xB0, 0x99, 0x92, 0x82, 0xF8, 0x80, 0x90 }; uint8_t seg_data = seg_table[digit_val]; uint8_t digit_sel = (0x01 << digit_idx); IOWR_32DIRECT(SEG_BASE, 0, seg_data); IOWR_32DIRECT(SEG_BASE, 4, digit_sel); }

同理，按键驱动封装为key_scan()，返回标准化键值（KEY_SET_HOUR、KEY_INC_MIN等）；EEPROM驱动封装为eeprom_read_time()/eeprom_write_time()，隐藏I2C地址计算与错误重试逻辑。这种封装不是炫技，而是为后续功能扩展铺路——比如增加闹钟功能，只需在eeprom_write_time()中多存2字节闹钟时间，无需改动任何硬件操作代码。

3.2 时间引擎层：四状态机模型实现精准走时与闰年计算

时间计算是时钟的灵魂。本设计摒弃简单“秒++→分++→时++”的链式递增，采用四状态机模型：STATE_RUN（正常走时）、STATE_ADJUST（调整模式）、STATE_ALARM（闹钟触发）、STATE_SAVE（EEPROM保存）。每个状态有独立的tick处理函数，由1Hz定时器中断统一调度：

// time_engine.c typedef enum { STATE_RUN, STATE_ADJUST, STATE_ALARM, STATE_SAVE } time_state_t; time_state_t current_state = STATE_RUN; time_t current_time = {0}; // {sec, min, hour, day, month, year} // 1Hz中断服务函数（注册到timer_irq） void timer_isr(void* context) { switch (current_state) { case STATE_RUN: time_tick_run(); break; case STATE_ADJUST: time_tick_adjust(); break; case STATE_ALARM: time_tick_alarm(); break; case STATE_SAVE: time_tick_save(); break; } } void time_tick_run() { current_time.sec++; if (current_time.sec >= 60) { current_time.sec = 0; current_time.min++; if (current_time.min >= 60) { current_time.min = 0; current_time.hour++; if (current_time.hour >= 24) { current_time.hour = 0; // 日递增，含闰年判断 current_time.day++; if (current_time.day > days_in_month(current_time.month, current_time.year)) { current_time.day = 1; current_time.month++; if (current_time.month > 12) { current_time.month = 1; current_time.year++; } } } } } }

days_in_month()函数实现闰年判断，符合格里高利历规则：

uint8_t days_in_month(uint8_t month, uint16_t year) { static const uint8_t days[12] = {31,28,31,30,31,30,31,31,30,31,30,31}; if (month == 2 && is_leap_year(year)) return 29; return days[month-1]; } uint8_t is_leap_year(uint16_t year) { return (year % 4 == 0 && year % 100 != 0) || (year % 400 == 0); }

这个状态机模型的价值在于：将时间推进、闰年计算、闹钟比较、EEPROM写入解耦为独立可测试单元。调试时可单独验证time_tick_run()是否在100次中断后准确增加100秒，而不受按键或显示逻辑干扰。这也是为什么本方案能通过ModelSim对time_engine模块做纯软件仿真——无需FPGA硬件。

3.3 人机交互层：基于按键事件的状态迁移与防误触策略

交互逻辑是学生最容易翻车的部分。常见错误是“按一下键，时间跳10分钟”，或“长按加速时数码管闪烁异常”。本设计采用事件驱动+防抖窗口策略：

• 按键扫描在while(1)主循环中调用key_scan()，返回键值；
• 每个键值对应一个事件（EVENT_SET_HOUR、EVENT_INC_MIN等）；
• 主循环根据当前状态与事件，触发状态迁移，并设置防抖窗口（150ms内忽略重复按键）：

// main.c uint32_t last_key_time = 0; int main() { seg_display_init(); key_init(); eeprom_load_time(); // 上电从EEPROM加载时间 timer_init(); // 启动1Hz定时器 while(1) { uint8_t key = key_scan(); uint32_t now = alt_nticks(); if (key != KEY_NONE && (now - last_key_time) > 150) { handle_key_event(key); last_key_time = now; } // 刷新数码管显示（动态扫描由硬件IP完成，此处仅更新缓存） seg_display_update(&current_time); usleep(10000); // 10ms主循环周期，避免CPU满载 } } void handle_key_event(uint8_t key) { switch (current_state) { case STATE_RUN: if (key == KEY_MODE) { current_state = STATE_ADJUST; adjust_mode_enter(); } break; case STATE_ADJUST: switch (key) { case KEY_UP: adjust_inc(ADJUST_HOUR); break; case KEY_DOWN: adjust_dec(ADJUST_HOUR); break; case KEY_LEFT: adjust_mode_shift(ADJUST_MIN); break; case KEY_RIGHT: adjust_mode_shift(ADJUST_SEC); break; case KEY_MODE: current_state = STATE_RUN; eeprom_save_time(); // 退出时保存 break; } break; } }

adjust_inc()函数实现“短按+1，长按连加”，通过记录按键持续时间实现：

void adjust_inc(uint8_t mode) { static uint32_t press_start = 0; uint32_t now = alt_nticks(); if (press_start == 0) { press_start = now; // 首次按下 inc_once(mode); } else if (now - press_start > 500) { // 长按500ms后启动连加 inc_once(mode); press_start = now; // 重置连加间隔 } }

这套交互逻辑经过DE2-115板实测：短按响应灵敏，长按连加速度适中（约5次/秒），且在调整小时时不会误触发分钟递增。它不是靠“多试几次调参数”，而是用时间戳量化防抖与连加阈值，让调试过程可复现。

4. 关键问题排查：SOPC时钟项目中最容易翻车的5个点与血泪解决方案

SOPC项目最大的坑，往往藏在“看起来没问题”的环节。以下是本方案在某高校实验室实测中，学生踩过的高频雷区，按现象→原因→解决三步法整理，每一条都对应真实翻车现场。

4.1 现象：数码管显示闪烁或部分不亮，但ModelSim仿真波形完全正常

原因：硬件层seg_displayIP的扫描频率与软件层seg_display_update()刷新频率冲突。仿真时假设无限快执行，实际FPGA中seg_display_update()每10ms更新一次BCD缓存，而硬件扫描是1kHz（1ms/位），若软件更新发生在扫描中途，会导致某一位显示旧值。
解决：在seg_display_update()中增加临界区保护，强制在扫描周期间隙更新。修改seg_displayIP，增加update_req信号，由软件在扫描计数器归零时拉高，硬件在下一个扫描周期开始时锁存新BCD值。代码层面，在seg_display_update()前插入：

// 等待扫描周期结束（假设扫描计数器最高位为扫描标志） while ((IORD_32DIRECT(SEG_BASE, 0xC) & 0x10000) == 0); // 等待scan_done标志 IOWR_32DIRECT(SEG_BASE, 0x10, new_bcd_value); // 写入新BCD

4.2 现象：EEPROM写入后读取乱码，但用逻辑分析仪看I2C波形完全符合标准

原因：AT24C02写入操作需要10ms完成，而软件未等待写入完成即发起读操作。I2C波形正常，只是读到了正在写入的中间状态。
解决：必须实现“写入后轮询应答”机制。修改eeprom_write_byte()，在IOWR_32DIRECT(I2C_BASE, 0x0, 0x1)后，执行I2C读地址操作（不读数据，只检测ACK），直到收到ACK为止：

// 写入后轮询 do { IOWR_32DIRECT(I2C_BASE, 0x4, (0x50 << 8) | addr); // 重发地址 IOWR_32DIRECT(I2C_BASE, 0x0, 0x3); // CMD=0x3（读地址，不读数据） usleep(1000); // 等待1ms } while ((IORD_32DIRECT(I2C_BASE, 0xC) & 0x4) == 0); // 等待ACK标志

4.3 现象：按键偶尔失灵，尤其在调整时间时连续按UP键，第3次开始不响应

原因：key_debounceIP的消抖计数器位宽不足。原设计用16位计数器（最大65535），对应1.3ms@50MHz，但机械按键抖动可达10ms，导致计数器溢出后误判为稳定。
解决：将cnt位宽改为20位（最大1048575），对应20.97ms消抖窗口。同时在Qsys中重新生成系统，确保key_debounce的地址映射未因IP修改而错位。此修改使失效率从12%降至0.3%。

4.4 现象：上电后时间从00:00:00开始走，而非EEPROM中保存的上次时间

原因：eeprom_load_time()函数在main()开头调用，但此时timer_init()尚未执行，1Hz中断未启用，导致time_tick_run()从未被调用，current_time结构体仍为全0。
解决：将eeprom_load_time()移至timer_init()之后，并在加载后手动调用一次time_tick_run()以激活初始状态。更稳妥的做法是，在time_engine初始化时增加time_init_from_eeprom()函数，由HAL的alt_sys_init()自动调用。

4.5 现象：串口调试输出乱码，printf内容缺失或字符错位

原因：JTAG UART的波特率与NIOS II IDE终端设置不匹配。虽然IDE默认115200，但某些Quartus版本生成的HAL库会将ALT_CPU_FREQ宏定义为错误值（如误设为100MHz），导致UART时钟分频计算错误。
解决：检查bsp/HAL/inc/sys/alt_sys_init.h中ALT_CPU_FREQ是否等于Qsys中NIOS II核的实际主频（本方案为50000000）。若不符，手动修改并重新生成BSP。同时在IDE Terminal中右键→Change Serial Port Settings，确认波特率、数据位（8）、停止位（1）、无校验。

注意：以上5条均来自某高校3届学生的调试日志。它们不是理论推演，而是“改一行代码，测一小时，再改”的实证结果。遇到问题时，先对照这5条自查，能节省70%以上的排查时间。

5. 系统集成与上板验证：从Quartus编译到DE2-115实测的全流程闭环

集成不是把代码扔进工程就完事，而是一套可重复、可追溯、可演示的闭环流程。本方案在DE2-115开发板（Cyclone IV EP4CE115F23C7）上完成全部验证，流程严格遵循“编译→下载→校验→演示”四步。

5.1 Quartus编译关键参数与资源占用报告解读

编译前必须确认三项关键设置：

• Fitter Settings → Options → Optimize Particular For：选“Speed”，而非“Area”，因为时钟对时序要求严苛；
• Analysis & Synthesis → More EDA Netlist Writer Settings → Output Data Format：勾选“VHDL/Verilog”，确保Qsys生成的HDL可被ModelSim识别；
• Assembler → Create Hexadecimal Output Files：勾选“Hexadecimal (Intel-Format)”，生成output_files/system.rbf供ASMI加载。

编译完成后，查看Report → Fitter Report → Resource Utilization Summary：

利用率远低于阈值，说明设计余量充足，为后续增加闹钟、温度显示等功能预留空间。若Logic Elements超85%，则需检查是否误将seg_display的查表ROM综合为LUT逻辑（应设为rom属性）。

5.2 NIOS II软件工程构建与调试技巧

在NIOS II IDE中，右键工程→Nios II → Generate BSP确保HAL库更新；然后右键→Build Project。关键检查点：

• Console窗口末尾出现"Build finished successfully"；
• Debug配置中Program路径指向Debug/xxx.elf；
• Run As → Nios II Hardware前，确认JTAG链路正常（Tools → JTAG Chain Debugger可看到NIOS II核）。

调试时善用两个功能：

• Memory Browser：输入SEG_BASE地址，实时查看数码管段码寄存器值，验证seg_display_set_digit()是否生效；
• Breakpoint in ISR：在timer_isr()第一行设断点，运行后观察alt_nticks()返回值是否每秒+1，这是验证1Hz中断精度的黄金标准。

5.3 上板实测用例与验收标准表格

验收不是“能亮就行”，而是按功能模块逐项验证。本方案定义6项核心用例，每项有明确通过标准：

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