时序逻辑电路设计：从触发器、计数器到Verilog实战

简介：这份《数字电路与逻辑设计》第四章课件聚焦时序逻辑电路，面向计算机、电子信息类学生及相关自学者，系统讲解触发器结构、同步/异步时序电路的分析与设计方法。课件从组合电路与时序电路的区别切入，逐步展开基本RS、同步、主从及边沿触发器的原理，并结合状态转换图、状态表与真值表，说明驱动方程、状态方程与输出方程的含义，帮助学习者建立从存储功能到复杂数字系统设计的完整认知。压缩包仅含一份PPT演示文稿，大小约3.9MB，章节结构清晰，适合课堂教学、期末复习或课程预习使用。已有92人学习浏览，内容覆盖计数器、移位寄存器、序列脉冲发生器等常用器件及其应用，可作为理解数字系统时序逻辑核心概念的配套资料。

1. 时序逻辑电路：从“算得快”到“记得住”的那道门槛

如果你正在翻这一章 PPT，多半已经在前三章的布尔代数、门电路、组合逻辑里攒了不少底气——搭过全加器，画过译码器，觉得数字电路不过是一堆“输入怎么变、输出就怎么变”的套路。可一翻到第四章“时序逻辑电路”，看到那些带 CP 引脚的触发器符号和一圈圈的状态图，会突然觉得陌生：输出跟时间扯上关系了，电路会“记住”之前的输入了。这正是时序逻辑和组合逻辑的分水岭：组合逻辑只认当前输入，时序逻辑还认“上一步发生了什么”。触发器是积木，状态图是地图，计数器、寄存器、状态机是成品。这篇笔记想帮你把 PPT 里散落的知识点串成一条能直接解题、上手搭电路的分析线，适合正在复习备考的本科生、准备面试的硬件新人，以及想快速捡起数字电路底子的嵌入式开发者。

2. 触发器：时序逻辑的积木，从 RS 到 D、JK、T 该怎么选

时序逻辑的“记忆”功能，归根结底是触发器实现的。它是数字电路里最小的存储单元，能记住一个比特。但一个 D 触发器到底怎么做到“记住”？为什么教案里要从 RS 触发器开始讲，而不是直接上 D 触发器？这些看似基础的问题，恰恰是很多人过了第四章、第五章综合作业又翻车的起点。

2.1 为什么组合逻辑记不住东西：从两个交叉与非门说起

组合逻辑里，你的输出由输入决定，输入变了输出立刻变，它没有“之前”的概念。要造一个能记住一位信息的电路，最简单的做法是用两个与非门互相接住对方的输出：一个门的输出接另一个门的输入，反过来再接到第一个门的输入。这形成了反馈，于是电路有了两种稳定状态。这就是基本 RS 触发器的雏形。

在你手边的 PPT 里，这一部分通常会用“低有效”的 S' 和 R' 脚来说明：S' = 0、R' = 1 时输出被置 1，S' = 1、R' = 0 时被清零，两个输入都是 1 就保持原状。注意这里是低有效，很多初学者第一次做题就忘记把非号看进去，结果把置位和复位写反。我的经验是：先画出交叉反馈的结构，再去记真值表，比死背“S=1 置位”可靠得多。

这种基本 RS 触发器有一个关键时刻会翻车——S 和 R 同时变成有效电平（对与非门版本就是同时为 0），输出会进入不定态，一两个门延时之后 Q 和 Q' 可能不再互补，随后谁先跳变完全取决于物理参数的微小差异。这正好是后面引入钟控 D 触发器的一个重要动机：去掉不允许出现的输入组合。

2.2 电平触发和边沿触发：教材为什么先讲电平，做题却默认边沿

第四章前半部分会花不少篇幅讲钟控同步 RS 触发器、电平触发 D 锁存器，然后才介绍边沿触发器。课堂里反复强调这点，是因为“什么时候采样”和“采样什么值”是两个独立的问题。电平触发意味着 CP 高电平期间输出跟着 D 走，这期间输入抖动几回，输出就跟着抖几回——它更像一个透明的门，不是理想的“记忆”。

边沿触发则只认时钟的上升沿或下降沿那一个瞬间。以工程中最常见的上升沿 D 触发器为例，只有 CP 从 0 跳到 1 的时刻，D 端的数据被锁入；其他时间不管 D 怎么变，输出都不动。做题和搭电路时，除非题干明确说“电平触发”，否则一律按边沿触发处理。我在代入门课程时，至少有三分之一同学写状态方程时会把 D 触发器的次态写成“D 持续高电平就持续输出”，这就是把电平触发和边沿触发混为一谈了。

如果你后面接触 FPGA，会立刻意识到边沿触发的价值：所有寄存器在同一时钟沿更新，数据流像阅兵方阵一样整齐。PPT 这部分配的时序图是重点——波形图上输出变化总是发生在对应边沿的虚线处，不在边沿处的波形变化全是错的，这是个非常实用的读图技巧。

2.3 四种触发器一次讲透：特性方程与选型对照

触发器型号不少，但第四章真正需要你掌握的就四种：RS、D、JK、T。它们之间的区别，本质上是“输入在时钟边沿怎么决定下次状态”，描述这个逻辑的是特性方程（次态方程）。我建议你把这四个方程抄在笔记本扉页，后面做状态图全靠它们：

怎么选？我的建议是：设计题没有特殊要求时优先用 D 触发器，因为次态方程直接等于驱动方程，从状态表到电路图几乎不需要化简；如果题目明确要求消去无效状态、或者要利用 JK 的翻转特性简化组合逻辑，那 JK 是更好的选择。至于 RS，除非题目点名使用，否则别在设计中选它——SR=0 的约束在化简时太容易漏掉，一个不留神就让电路进入不定态。

2.4 实际选型时的速度参数：建立时间、保持时间、传输延迟

PPT 里可能有几页专门讲触发器的动态特性，尤其建立时间（setup time）和保持时间（hold time），这是很多人第一次听说时序约束这个概念的地方。建立时间指在有效时钟沿到来之前，数据输入必须先稳定下来的最短时间；保持时间指有效时钟沿之后，数据还必须继续维持的最短时间。合起来就是：数据不能在时钟沿附近“变来变去”，要给触发器一个明确可读的窗口。

做电路仿真或实物搭线时，你得习惯把触发器当成有性格的元器件：从 CP 有效沿到 Q 稳定输出需要约 tCO（时钟到输出延迟），而建立/保持时间如果被违反，输出可能进入亚稳态——既不是 0 也不是 1，要过一段时间才随机稳定。工程上常用两级触发器同步异步信号，就是为了给亚稳态一个“落脚”的时间。学第四章时可能觉得这是小题大做，等你真在示波器上见到中间电平的方波，就知道这不是玄学。

3. 分析一个时序电路：状态表、状态图、时序图的完整读法

分析题是期末考试和考研的常客：给你一张电路图，上面有几个触发器和一堆门电路，让你写出状态方程、画出状态转换表、状态图，再画出在给定时钟序列下的时序图。这类题目的难点不在门电路多复杂，而在你没有一个统一的步骤可循。我习惯把流程固定成四步，按顺序走完基本不会丢分。

3.1 第一步：写驱动方程，别跳步直接写状态方程

拿到电路图，第一步是标出每个触发器的输入表达式，也就是驱动方程。比如一个 D 触发器的 D 端接了一个与非门，与非门的两个输入是和 Q1、Q2 相关，那么 D = (Q1·Q2)'。这一步看起来机械，但很多同学的错误恰恰发生在这里——把非号看漏、把触发器的输出下标弄混。我建议你先把电路图里所有连线标注成符号形式，再按逻辑门一个个写，写完回头数一遍每个触发器的输入引脚是否都覆盖了。

驱动方程写完之后，再根据第二章列出的特性方程，把驱动方程代进去。例如 D 触发器的次态 Q* = D，就把刚才的 D 表达式直接带进来；如果是 JK 触发器，就要同时代 J 和 K 两个表达式。这个“代入”的步骤不要心算，写清楚每一步，否则最后的次态真值表出错时你根本没法回溯。

3.2 第二步：列状态表，从次态方程推出完整转移关系

状态表的主旨是：对触发器的所有现态组合，列出对应的一组输入，然后算出对应的次态。如果一个电路有两个触发器（Q1、Q0），现态组合有 00、01、10、11 四种，你就把每一种都代进次态方程，得到 Q1*、Q0*，再把结果整理成表。注意，如果电路还有外部输入，那输入变量也要列在表头，状态表的行数会成倍增加——这是最容易被忽略的边界条件。

我习惯在状态表右侧额外加一列“输出”，无论题目问不问都写上原电路的输出表达式在这组现态和输入下的取值。这样后面画时序图时，你可以直接从表里取数，不需要反复回到方程里算，省下很多核对时间。

3.3 第三步：转状态图，圈数比状态数少就是有猫腻

从状态表画状态图是机械工作：每个现态画一个圆圈，根据次态箭头指向另一个或自己。以 2 位二进制计数器为例，00 指向 01，01 指向 10，10 指向 11，11 指向 00，就是一个四状态的环路。如果状态表里某个次态等于某个不存在的状态，你就要警惕电路是否进入了无效状态；如果多个现态指向同一个次态，说明电路存在分支，需要看外部输入来分叉。

在实际考试里，状态图画错的人比状态表算错的人更多，原因是只记得画圈和箭头，忘了在箭头上标注转移条件（例如外部输入 X=0 或 X=1 时走不同分支）。我的习惯是每个箭头上必写转移条件，直接把时序图也能从状态图里一句一句推出来——条件不成立就不走那条路。

3.4 第四步：画时序图，对准时钟沿是关键

时序图考察的是你能否把抽象的状态转移落实到具体时间轴。题目通常会给你一段连续的时钟脉冲序列和一个初始状态，你需要画每个时钟沿之后所有触发器的 Q 端波形。这里只有一个规则：边沿触发器的输出变化只发生在有效时钟沿那一瞬间。因此你只需要在图上画出竖虚线标注每个有效沿，然后在该沿的右边对照状态表把 Q 的取值填上去。

很多同学画时序图时犯的错误是：输入信号变化和输出变化没有保持对齐。比如 D 端信号在某个时钟沿之前一小会儿变了，而你在波形图上把输出也画成提前变，这就错了。实际上只要 D 端在建立时间内已稳定，输出变化就是沿后的事。记住：输出永远跟在时钟沿后面，不在沿上变，这就够了。

以下是一个用 Verilog 仿真一个二分频电路时的信号变化片段，方便你把分析概念映射到实际波形：

// 二分频器：D触发器的~Q接D端，输出Q为CP的一半频率 always @(posedge clk or negedge rst_n) begin if (!rst_n) q <= 1'b0; else q <= ~q; // 每个上升沿翻转一次 end

这段代码中q <= ~q的关键在于用非阻塞赋值<=：赋值操作在时序逻辑里是沿后生效，所以q读取的是上一个时钟沿之后的值，不会出现边沿处多次翻转的问题。posedge clk是上升沿触发，negedge rst_n是异步复位，低有效，与 PPT 里常用符号R'对应。写仿真时你会发现，q的波形翻转点严格位于每个clk上升沿的右侧，这就是边沿触发在语言描述中的体现。

4. 设计一个五进制同步加法计数器：从状态图到门级电路

分析是把电路变行为，设计是把行为变电路。这是第四章后半部分的重点，也是综合性大题的核心场景。设计同步计数器可以像套模板一样，按固定六步走：定状态数、画状态图、列状态表、写驱动方程、画电路图、检查自启动。

4.1 确定位数：为什么五个状态至少要三个触发器

一位触发器能记住两个状态，两位能记住四个状态，三位能记住八个状态，所以五个状态至少需要三位触发器。这里有个常见误区：有人试图用两个触发器硬凑五个状态，结果发现状态表根本列不完。定位数后，多余的状态自然成为无效状态，它们的设计是本章的容易丢分点，后面会细说。

这里要特别提醒：触发器个数是按状态数向上取 log2，而不是按计数范围的十进制位数。有些人看到五进制计数器就在脑中映射成 0-4 五个数，没问题，但如果题目要求十一进制，那也需要四位触发器，此时状态图要跳过 1011-1111，而不是简单用 8421BCD。题型判断比计算更重要。

4.2 完整设计流程：以 000→001→010→011→100→000 为例

先写原始状态转移表：

注意我把无效状态 101、110、111 的次态也填了 000，这是在设计阶段就给电路一条“自启动”的回路：如果出现无效状态，只要再走一个时钟就自动回到主循环。做完这一步后，对每个触发器的 D 端列卡诺图。以 Q2* 为例，它在 000→0、001→0、010→0、011→1、100→0，而 101、110、111 都按 0 处理，化简后得到 Q2* = Q1·Q0，即 D2 = Q1·Q0。同理可以推出 D1 = Q1'·Q0 + Q2'·Q0? 如果我只按主循环的四个状态化简，D1 = Q1'·Q0。等等，011→100，Q1 从 1 变到 0，所以 Q1*=0；010→011，Q1*=1；所以对 010 来说 Q1*=1，对 011 来说 Q1*=0。等等，让我重新审视状态表。

000→001: Q1*=0 001→010: Q1*=1 010→011: Q1*=1 011→100: Q1*=0 100→000: Q1*=0

那么 Q1* 在 010 时为 1，在 001 时为 1，所以 D1 = Q1'·Q0 + Q1·Q0'? 不对。让我画卡诺图。变量 Q2 Q1 Q0，顺序 000,001,010,011,100。

Q1*=1 的行是 001 和 010。001 对应 Q2'·Q1'·Q0，010 对应 Q2'·Q1·Q0'。那么 D1 = Q2'·(Q1'·Q0 + Q1·Q0') = Q2'·(Q1⊕Q0)。这是对的。此时在 100 态，Q2=1，D1=0，符合。在无效态 101,110,111，D1=0，则次态为 000,000,000? 且看每个位：D2=Q1·Q0，在 101 时 D2=0；D1= Q2'·(Q1⊕Q0)，在 101 时，Q2=1，所以 D1=0；D0=? 000→001 时 Q0*=1，001→010 时 Q0*=0，010→011 时 Q0*=1，011→100 时 Q0*=0，100→000 时 Q0*=0。所以 Q0*=1 的行是 000 和 010，D0 = Q2'·Q0'·? 不。000 时 Q0*=1，001 时 0，010 时 1，011 时 0，100 时0。 D0 = Q2'·Q1'·Q0' + Q2'·Q1·Q0' = Q2'·Q0'。对 101 态，Q2=1，D0=0；110 同样 0；111 为0。于是 101→000，110→000，111→000，确实实现自启动。

这个例子告诉我们：如果无效态的次态没有提前定义，卡诺图的化简可能用随意项让无效态转到任何一个状态，设计电路后可能卡在无效环里出不来。所以设计阶段必须在状态表里把无效态的次态填好，这就是自启动检查的价值。

这一步之后，画电路图就变成连线题：三个 D 触发器，D0 接反相器？D0 = Q2'·Q0'，需要两个非门加一个与门。D1 = Q2'·(Q1⊕Q0)，需要异或门再加与门。D2 = Q1·Q0 直接用与门。当然实际设计里，我们通常用 JK 触发器减少门数，比如用 JK 实现的计数器驱动方程更简洁，但分析起来也更绕。我的建议是：考试时间紧就选 D，课后项目做实物可以用 JK 试试手。

4.3 用 Verilog 描述计数器原型：仿真先于画图

在纸上画电路图之前，我通常会先用 Verilog 描述一遍设计，让行为仿真正式成为打样依据。这段代码虽然简单，但形式化地把状态表翻译成了硬件描述，后续如果要迭代功能，改起来比重画状态图快得多：

module counter5( input wire clk, input wire rst_n, output reg [2:0] state ); always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= 3'b000; else case (state) 3'b000: state <= 3'b001; 3'b001: state <= 3'b010; 3'b010: state <= 3'b011; 3'b011: state <= 3'b100; 3'b100: state <= 3'b000; default: state <= 3'b000; // 自启动 endcase end endmodule

这里3'b000是三位二进制数，default分支对应无效状态 101、110、111，全部回到 000，实现了前面状态表里填好的自启动路径。posedge rst_n？不，我写的是negedge rst_n，这是异步复位，表示复位信号低电平时无条件回到 000。注意复位条件是if (!rst_n)，显然rst_n是低有效复位。这段代码可以直接跑仿真，也可以在大部分 FPGA 开发板上综合，验证状态转移是否符合预期。调试时重点看state的变化是否只出现在clk上升沿，以及复位拉低后state是否立即归零。

从这一步开始，你就能体会到为什么第四章是后面第五章同步时序逻辑、第六章脉冲波形产生等内容的基石。计数器不只是计数器，它是你接触状态机思想最直接的一条路径。

5. 时序逻辑避坑指南：从状态方程代错到亚稳态的五个翻车现场

这章整理的是我见过最多的五个踩坑点，每条按“现象 -> 原因 -> 解决”展开。看完能让你少走弯路，也能帮你在做题时快速定位自己错在哪。

5.1 状态方程里的下标混用：把 Q 和 Q* 搞混

现象：写次态真值表时，某一行算出 Q1* = 1，但画时序图时却沿用了 Q1 = 0 的旧值，结果整个波形图画错。原因：心里想着“Q1 等于 Q1*”，把次态和现态当成同一个东西。解决：在每个触发器旁边标注两个名字：Q（现态）和 Q*（次态），写方程时用上标星号，填状态表时每次都问自己“这行填的是转移之前还是转移之后的值”。这个习惯值 10 分。

5.2 异步复位被当成同步复位用

现象：在实验课上用按键给触发器复位，结果按键按下的瞬间复位没生效，放开后才生效，或者抖动一下连续复位了好几次。原因：异步复位端不依赖时钟，直接作用在触发器的置位/清零端上；如果你在代码里把它写成if (rst_n) ... else ...放进always @(posedge clk)，综合工具会把它当成同步复位，行为和硬件完全不匹配。解决：先分清你是想让复位立刻生效（异步）还是等到下一个时钟沿才生效（同步）。用 FPGA 开发板时，按键信号通常是异步的，必须按异步复位写，并且考虑消抖或用两级同步器处理，否则就是给自己挖坑。

具体到逻辑设计题里，很多同学看到复位信号就习惯性写进状态方程，导致状态表出现了自己根本控制不了的行。记住：在笔试中，复位信号是用来把电路初始化到某个状态的前提，不是参与状态转移的逻辑变量。除非题目专门让你考虑异步置位，否则不要在次态方程里混入复位输入。

5.3 过渡状态让状态图“多出一条边”

现象：画状态图时，从 011 直接到 100 画了一条边，又从 011 到 000 画了另一条边，自己看着都奇怪，直到检查状态表才发现 011 有两个完全不同的次态。原因：状态转移同时受组合逻辑输出和主循环状态表双重驱动，而你在推导时没有统一次态方程的输入变量。解决：画状态图前，把次态表每一行都写完整，尤其是有外部输入时，按输入条件分行。条件分支必须写在箭头上，如“X=1”与“X=0”各一条；逻辑上不可能出现一个状态在同一输入条件下指向两个不同次态的情况。

5.4 建立时间保持时间被违反导致采样错误

现象：你用两个触发器串接做数据缓存，仿真时发现第一个触发器的输出有时是错的，而且只在特定时钟频率下出错。原因：级联触发器的组合逻辑延迟加上第一个触发器的传输延迟，超过了第二个触发器的建立时间裕量。也就是说，数据到达第二个触发器 D 端的时间太晚，第二个触发器没等到数据稳定就采样了。解决：检查组合逻辑路径，尽量压缩两级触发器之间的门级延迟；更高频就改成流水线中间再加一级触发器。做题时看到“高频”“长线延迟”“多级门延时”这类词，就要条件反射地想到建立时间验证：时钟周期必须大于 tCO + 组合逻辑最大延迟 + tSU。

5.5 无效状态引发死循环，电路“锁死”

现象：仿真一个 3 位计数器，发现从 000 数到 100 后没有回到 000，而是跳到 101，接着 101→110→111→101 循环，永远回不了主循环。原因：设计时把无效状态当作“随便化简”的肆意项，卡诺图化简后无效态进入了它自己的非法环路。解决：设计阶段将无效状态的次态显式填成主循环中的某个状态，必要时在状态表之外额外列一张“无效状态转移表”来做自启动检查。五进制计数器那个例子就是标准做法：101、110、111 的次态都定为 000，等于预埋了一根“后悔药”。

6. 从 PPT 到仿真验证：用数字仿真软件把状态图跑成波形

纸上得来终觉浅。用了这个标题下的所有知识点后，我强烈建议你用图形化数字仿真软件把上面那个五进制计数器搭一遍。不是用 Verilog 仿真，而是用拖放元器件那种方式，把触发器、与非门画在原理图里，用虚拟时钟和探针实时查看每个节点的波形。这样你能亲眼看到“时钟沿后输出才变化”这句干巴巴的话到底长什么样。

打开仿真软件后，先放三个 D 触发器，把它们的 Q 输出接回逻辑门，再按驱动方程接好 D0、D1、D2 的输入逻辑：D2 = Q1·Q0，D1 = Q2'·(Q1⊕Q0)，D0 = Q2'·Q0'。然后给一个 10 kHz 的方波时钟。点击运行，观察探针：你会看到 Q2、Q1、Q0 以二进制顺序变化，但每个状态维持一个完整时钟周期，沿到来后才跳变。这比任何静态图形都直观。

我自己的验证习惯是先把无效状态单独验证：手动把三个触发器全部置成 101，按一次时钟，观察输出是否回到 000。如果回到了，说明自启动做对了。再分别试 110、111，全通过后这个设计才算完整。这组测试用时不到十分钟，但能拦住八成设计错误。别忽略这一步。

最后说一个带过的血泪教训：某次赶实验报告，没做无效状态检查就把电路图交上去，结果验收时演示从 011 跳到 110 然后卡死，当场翻车。从那以后，我给自己立了条规矩——任何时序设计都默认先列完整状态表，再谈化简；状态的“多余路径”不是化简时可以随手丢掉的垃圾，而是电路真正可能走到的角落。希望帮到你。

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