一、为什么“PT直接到Verilog”是一个真问题
把YOLO从PyTorch推到FPGA，工程师最先面对的不是“用什么板子”，而是路径选择：走Vitis AI的DPU黑盒，走HLS快速迭代，还是下到RTL用Verilog一针一线地写卷积引擎。2026年上半年的几个公开工作，恰好把这三条路线的真实边界摊开了。
最刺眼的一组对比来自两个不同量级的Verilog实现。SARPAR（Integration, the VLSI Journal，2026年6月发表）是一个RTL级YOLO加速器，在Zynq UltraScale+ MPSoC上跑到300 MHz，吞吐1.382 TOP/s，功耗7.1 W，作者声称能效比现有FPGA YOLO加速器提升183.97%。而同期一个Zynq-7020上的YOLOv8检测头加速器，只做 detection head 和NMS后处理，105 MHz下32.1 FPS，PL动态功耗仅0.302 W，DSP只用10个。
这两个数字放在一起，说明的不是“谁更强”，而是Verilog路径的价值高度依赖于你切的是网络的哪一段。SARPAR切的是整个卷积骨干，追求绝对吞吐；Zynq-7020工作切的是YOLOv8的检测头和后处理，追求的是把CPU上最拖后腿的那一段卸载掉。前者是“重写整张网”，后者是“只重写最难的那几层”。
