STM32F407+AD9854 DDS扫频：FSMC、频率控制字与等时性

简介：面向电子设计竞赛训练与单片机学习者的AD9854信号源实践工程，基于STM32F407与HAL库完成DDS模块的任意频率正弦波输出及扫频控制，可用于扫频仪、阻抗分析仪等信号源相关场景的入门与方案验证。压缩包共1123个文件、约43.66MB，包含大量C源文件与H头文件、启动汇编及IAR/Keil工程配置，另有库文件、说明文本、编译中间文件和少量文档，便于对照工程结构、外设初始化与DDS控制流程展开学习。当前已有2640人学习下载。工程把高频、幅度平坦的信号产生需求落到AD9854驱动、频率设置与扫频逻辑上，适合用来梳理STM32CubeMX配置、HAL外设调用、DDS寄存器操作和基础信号链调试思路，也可作为赛题小练习的完整参考工程。

1. 从“扫完频回不到起点”说起：STM32 单片机配 AD9854 到底考什么

STM32F407 挂一颗 AD9854 做扫频，是电赛信号类题目里出镜率极高的组合，也是面试里“讲讲你的项目”最容易被追问到答不上来的一段。多数人以为考的是会不会用 HAL 库把寄存器写进去，真正拉开分差的却是三件小事：48 位频率控制字算错一位、并口写时序差几纳秒、扫频步进靠 HAL_Delay 顶着。任何一件翻车，示波器上就是“频率能出来，但扫完回不到起点，或者每一步都抖一下”。这道题考的是你能不能把一颗纯数字芯片的输出，变成一条可测量、可复现、可解释的曲线。适合正在准备电赛信号题、以及要把这段项目写进简历和面试自述的人。

2. 考点分布：AD9854 这条链路上的四层考点，哪一层最吃分

电赛的评分表和面试的追问路径，落点几乎重合：先问你接口怎么接的，再问频率怎么算的，然后问扫频怎么保证等间隔，最后问你怎么证明自己做对了。对应到知识结构，就是接口层、寄存器层、计算层、时序与指标层这四层。前两层决定“能不能出波形”，后两层决定“能不能拿分”。很多队伍卡在第二层就以为结束了，实际上评委和面试官分数都打在第三、第四层上。

按常见权重给个粗估：接口与寄存器配置占三成，频率计算与分辨率占三成，扫频机制与等时性占两成，指标测量与误差分析占两成。前三层可以靠看手册补，最后一层只能靠你自己动手测数据，这也是唯一没法临时抱佛脚的部分。

2.1 接口层：并口、串行、FSMC，三种接法怎么选

AD9854 提供 8 位并行和串行两种编程接口，靠模式选择引脚决定。并行口是 8 位数据线加 6 位地址线，再加读写和复位控制；串行口只需要几根线，但每次写寄存器要一位一位挪，速度差一到两个数量级。电赛里做扫频，几乎都会选并行。

并行接口在 STM32F407 上又分两条路：GPIO 手动置位模拟时序，或者挂到 FSMC 上当外部 SRAM 来写。这两条路的差别不在“能不能通”，而在抖动。

FSMC 的核心优势是把“写一个寄存器”压缩成一条 C 赋值语句，编译出来就是一次总线写周期，中间不会被别的语句插队。扫频做到几百微秒一步的时候，这个差别是致命的：GPIO 模拟一条写序列要几十条指令，中间一旦被 SysTick 打断，那一步的间隔就废了。

面试里被问“为什么用 FSMC”，别只答“快”。要答：并行口一次更新要连续写 6 个字节加一次更新脉冲，用 GPIO 模拟时这 7 次操作的间隔不确定，扫频的相位连续性会被破坏；用 FSMC 后，写时序由硬件状态机保证，软件只需要关心“什么时候写”，不用关心“写的时候会不会被打断”。

2.2 寄存器层：控制字里那几个必须对上的位

复位之后第一件事不是写频率，是写控制寄存器。这一层最容易错的是系统时钟倍频比。AD9854 内部有 REFCLK 倍频器，可以把外部参考时钟乘 4 到 20 倍，最高到 300MHz。板上晶振如果是 20MHz，倍频比就要设成 10；设成 8，所有输出频率会等比偏低 20%，而波形看上去完全正常——这是最隐蔽的一类错，示波器上看不出毛病，只有拿频率计对一遍才会发现。

第二个容易漏的是更新时钟。频率控制字分 6 个字节写进去，写完之后 DDS 核并不会立刻换频率，需要一次更新脉冲把缓冲区的值装载进去。漏掉这一步的典型现象是“第一段频率对，后面改什么都不动”。不同模块对更新脉冲的触发方式不完全一样，有的靠外部引脚，有的靠写特定地址，上板之前先把模块手册那一页翻出来看清楚。

第三个是输出模式位。单音、FSK、OSK、Chirp 几种模式选错了，你会得到一条完全对不上的曲线，而且很容易误判成硬件坏了。做扫频时，如果用的是软件逐点更新，模式就选单音；如果用硬件线性扫描，才去动 Chirp 相关的位。

第四个是反 sinc 滤波使能。DDS 的输出幅度天生随频率升高而下降，这是采样保持特性带来的，芯片内部有一个反 sinc 滤波器做补偿，高频段用得上，低频段开着反而引入额外误差。这一位要不要开，取决于你的扫频范围。

注意：控制寄存器写完建议回读一遍。并行口回读并不难，多花几十行代码，能省掉一整晚的“到底是硬件坏了还是我写错了”的自我怀疑。

2.3 计算层：FTW、分辨率与扫频步数

AD9854 的输出频率由 48 位频率控制字决定，公式是 FTW = round(2^48 × f_out / f_sysclk)。2^48 等于 281474976710656，这个常数最好用整数常量写进代码，不要用浮点近似值。

/* AD9854 频率控制字：48 位，四舍五入后返回 */ static uint64_t ad9854_ftw(double f_out, double f_sysclk) { /* 2^48 必须写全，写成 2.8e14 会在高频段引入明显偏差 */ const double scale = 281474976710656.0; double v = scale * f_out / f_sysclk; if (v < 0.0) v = 0.0; if (v > scale - 1.0) v = scale - 1.0; /* 超过奈奎斯特直接钳位 */ return (uint64_t)(v + 0.5); /* +0.5 实现四舍五入 */ }

这里用 double 而不是 float，原因是 float 只有 24 位有效位，装不下 48 位的整数部分，中间结果会被截断成几万赫兹的误差，而且这种误差在低频段看不出来，扫到高频才暴露，排查起来非常痛苦。加 0.5 是为了让截断变成四舍五入，少半个 LSB 的误差在高分辨率场景下也可能被评委算进指标。

拆字节的时候顺序不能错，AD9854 要求先写低字节：

/* 把 48 位控制字拆成 6 个字节推给并口，写完必须给一次更新脉冲 */ static void ad9854_write_ftw(uint64_t ftw) { for (uint8_t i = 0; i < 6; i++) { AD9854_REG(AD9854_REG_FTW1 + i) = (uint8_t)(ftw & 0xFF); /* 低字节在前 */ ftw >>= 8; } AD9854_UPDATE(); /* 漏掉这一句，新频率不会生效 */ }

分辨率的算法是 f_sysclk / 2^48。系统时钟 300MHz 时，分辨率大约是 1.07 微赫兹，这个数字本身没意义，有意义的是它告诉你：在这个时钟下，你要的任何频率都能精确到小数点后六位，误差来源不在分辨率，而在参考时钟的精度和 DAC 的杂散。面试里如果只会背“分辨率 1.07 微赫兹”，不加一句“实际误差由晶振决定”，分数会打折。

几个常见的算例可以直接背下来：

第三行值得单独说一句：240MHz 不是 2 的整数次幂，除下来是一个无限循环小数，取整之后必然带半个 LSB 的误差。能主动指出这一点，比背出正确数字更能说明你理解了这个公式。

2.4 真题演练：三道计算题的踩分点

题一：系统时钟 300MHz，要求输出 1kHz，控制字是多少？如果只写了低 32 位会怎样？

答题思路：先写公式，再代数字，最后回答“只写低 32 位”的后果。控制字约 9.38 亿，本身就没超过 32 位，所以这个频率下只写低 32 位恰好是对的；但换到 10MHz 时控制字是 9.38 万亿，高 16 位不为零，只写低 32 位会导致输出频率完全错乱。踩分点在于“不是所有频率都受 48 位影响，但你不能赌”——这句话说出来，说明你想过边界。

题二：这套系统的频率分辨率是多少？它决定了什么？

答题思路：分辨率等于系统时钟除以 2^48，300MHz 下约 1.07 微赫兹。接着补一句“它决定的是理论上能分辨的最小频率间隔，实际能达到的精度受参考晶振的初始误差和温漂限制，普通晶振在几十 ppm 量级”。只答第一个数是不完整的。

题三：从 100kHz 扫到 1MHz，步进 1kHz，每步驻留 500 微秒，总时长多少？

答题思路：先算间隔数，900 个间隔；再算点数，含首尾是 901 个点。总时长按点数算，901 × 500µs ≈ 450.5ms。踩分点在于说清楚“你按点数还是按间隔数算”，并说明最后一拍要不要驻留。这类题考的不是除法，是你有没有真的写过扫频循环。

3. 高频考点：STM32F407 这一侧的四个容易出错的地方

芯片手册看得再熟，代码跑在 MCU 上，问题往往出在 MCU 这边。F407 的主频、总线、中断优先级，任何一个地方理解偏了，前面算得再准也白搭。这一章按“时钟→总线→中断→验证”的顺序走一遍。

3.1 时钟树：定时器时钟不是你填的那个数

F407 在 168MHz 主频下，AHB 是 168MHz，APB1 是 42MHz，APB2 是 84MHz。关键在于：当 APB 分频系数不为 1 时，挂在 APB 上的定时器时钟会自动乘以 2。所以 TIM2 的实际计数时钟是 84MHz，不是 42MHz。

HAL 库的HAL_RCC_GetPCLK1Freq()返回的是 42MHz，直接用这个值算预分频，得到的中断周期会整整差一倍。这是新手最常见的一个坑，而且现象很迷惑：波形能扫，就是扫得快了一倍。

/* TIM2 挂在 APB1 上：APB1 分频不为 1 时，定时器时钟 = PCLK1 × 2 */ uint32_t pclk1 = HAL_RCC_GetPCLK1Freq(); /* 42 000 000 */ uint32_t tim_clk = (pclk1 == HAL_RCC_GetHCLKFreq()) ? pclk1 : pclk1 * 2; /* 84 000 000 */ htim2.Init.Prescaler = tim_clk / 1000000 - 1; /* 计数频率 1 MHz，一格 1 µs */ htim2.Init.Period = 500 - 1; /* 500 µs 触发一次更新中断 */

参数说明：预分频把 84MHz 降到 1MHz，也就是每个计数周期正好 1 微秒，后面调扫频步进时，改 Period 就等于改微秒数，不用再重算分频。这种“把计数单位对齐到 1 微秒”的写法，在现场改参数时能省掉大量心算。

3.2 FSMC：把并口当外部 SRAM 写

CubeMX 里选 FSMC 的 NOR/SRAM 控制器，Bank1、子区 NE1，存储器类型选 SRAM，数据宽度 8 位，地址和数据不复用。NE1 子区的基地址是 0x64000000，把 AD9854 的 A0 到 A5 接到 FSMC 的地址线上，之后访问寄存器就变成一次指针解引用。

/* NE1 基地址 0x6400_0000；低 6 位当地址偏移，正好对应 AD9854 的 6 根地址线 */ #define AD9854_BASE 0x64000000UL #define AD9854_REG(a) (*(volatile uint8_t *)(AD9854_BASE + ((a) & 0x3F))) /* 使用示例：写控制寄存器 */ AD9854_REG(AD9854_REG_CTRL) = 0x10;

时序参数在 CubeMX 里配：地址建立时间、数据建立时间、地址保持时间、总线周转时间。F407 在 168MHz 下，一个 HCLK 周期约 5.95 纳秒，写脉宽至少要保证十几个纳秒才稳妥。建议第一版先给宽松值，比如地址建立 5 拍、数据建立 10 拍，能通之后再一格一格收紧，看什么时候开始出错，那个临界值往前退两格就是你该用的值。

提示：反着来——一上来就按手册最小值配——是血泪经验里最常见的一条。模块的走线长度、排线质量、电平匹配都会吃掉时序余量，手册上的最小值是芯片裸片的条件，不是你手上这块板子的条件。

3.3 扫频的等时性：HAL_Delay 是最大的敌人

HAL_Delay的精度是 1 毫秒，而且它依赖 SysTick 中断，一旦有更高优先级的中断进来，实际延时会被拉长。用它做扫频步进，扫出来的曲线在频谱仪上是一片抖动的毛刺，怎么看都不像一条干净的斜线。

正确做法是把扫频表和扫频执行分开：上电时把整条扫频路径上每个点的 48 位控制字全部算好存进数组，定时器中断里只做一件事——把当前点推给 AD9854，然后下标加一。

/* 扫频表在上电时一次性算好；中断里只做搬运，不做任何浮点运算 */ #define SWEEP_MAX 1024 static uint64_t sweep_tab[SWEEP_MAX]; static volatile uint32_t sweep_idx = 0; static volatile uint32_t sweep_len = 0; void HAL_TIM_PeriodElapsedCallback(TIM_HandleTypeDef *htim) { if (htim->Instance != TIM2) return; ad9854_write_ftw(sweep_tab[sweep_idx]); /* 6 次 FSMC 写，约 100 ns */ if (++sweep_idx >= sweep_len) { sweep_idx = 0; /* 循环扫，也可置标志给主循环 */ } }

这样做的原因有三条。第一，中断里不做除法，浮点除法几十个周期起步，还可能触发 FPU 上下文保存，把中断时间拉长到几微秒。第二，扫频表是只读的，主循环想改扫频范围，只需要在扫完一轮之后换一张表，不用加锁。第三，扫频周期完全由定时器决定，跟主循环在干什么无关。

如果扫频点特别密，比如上万个点，可以进一步用 DMA：定时器每次溢出触发一次 DMA 请求，DMA 从数组里搬数据到 FSMC 地址。48 位控制字要搬 6 个字节，用字节宽度的 DMA 需要 6 次传输，实现上不如中断直观，但抖动可以压到几十纳秒。这一层属于加分项，面试时能说出来就够，不必真做。

3.4 面试题演练：三个“你怎么保证”的追问

追问一：你怎么保证每一步真的是 500 微秒？

答题思路：不要说“我用了定时器所以肯定准”。要说：用内核的周期计数器在中断入口打点，统计连续若干步的最大间隔和最小间隔，两者之差就是抖动；实测在多少纳秒以内，说明中断服务程序没有超时。这个回答的价值在于你给出了测量方法，而不是一句保证。

/* DWT 周期计数器：168 MHz 下 1 µs = 168 个周期，用来量中断间隔 */ static inline uint32_t dwt_cyc(void) { return DWT->CYCCNT; } /* 中断入口记一次，出口记一次，差值除以 168 就是微秒数 */

追问二：中断里写 6 个字节会不会超时？

答题思路：现场估算。FSMC 单次写周期按最坏情况算 4 个 HCLK，约 24 纳秒，6 次加上更新脉冲约 170 纳秒；加上函数调用、下标自增和边界判断，整体控制在 1 微秒以内，占 500 微秒周期的 0.2%。这种“先算量级再谈优化”的习惯，比任何优化技巧都更受面试官认可。

追问三：主循环还要刷屏、还要收串口命令，冲突怎么办？

答题思路：分层。中断只负责“按节奏把已经算好的值推出去”，主循环负责“算新表、收命令、刷显示”。新表算完之后不立即生效，等一轮扫完，在下标归零的那一刻整体切换，用两个数组指针轮换。这样既不会撕裂，也不用关中断。

4. 真题与面试题精练：八道题从寄存器层答到系统层

这一章的题按难度排。计算类用来守住基本分，设计类用来拉开差距，代码题用来证明你真的写过。

4.1 计算类四题：先把数算对，再谈优化

题一：系统时钟 240MHz，输出 10MHz，控制字是多少？误差多大？

答题思路：控制字约 11728124029611，十六进制约 0xAAAAAAAAAAB。因为 240 不是 2 的幂，除下来是无限循环小数，取整误差半个 LSB，折算到频率上不到 1 微赫兹，完全可以忽略。踩分点在于主动区分“量化误差”和“时钟误差”：前者可以忽略，后者由晶振决定，几十 ppm 就是几百赫兹的偏移，这才是实际精度的瓶颈。

题二：DAC 是 14 位，这和频率精度有关系吗？

答题思路：没有直接关系。位数决定的是幅度量化和无杂散动态范围，频率精度由相位累加器的位数决定。把这两个概念分开，是这道题的全部考点。顺带补一句：14 位 DAC 在高频输出时有效位数还会下降，因为采样点少了，这是 DDS 的固有特性。

题三：扫频范围 1MHz 到 20MHz，步进 10kHz，每步 200 微秒，扫完一轮多久？一秒钟能扫几轮？

答题思路：1900 个间隔，1901 个点，单轮约 380.2 毫秒，一秒能扫两轮多一点。接着补一句“如果要在一秒内扫更多轮，只能减少点数或者缩短驻留，前者会牺牲频率分辨率，后者会牺牲建立时间”，把取舍说出来。

题四：输出端低通滤波器的截止频率怎么定？

答题思路：按扫频上限加余量定。上限 20MHz 的话，截止频率放 25MHz 到 30MHz 比较常见，阶数按杂散抑制要求选，五阶或七阶椭圆滤波器在电赛里够用。关键是说清楚“为什么要留余量”：滤波器在截止频率附近有相位失真和幅度跌落，把上限压在截止

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