从门电路到数码管：手把手构建一个能“看见”的4位加法器
你有没有想过，计算器是怎么把两个数相加并显示结果的？看起来只是按几个键、亮几段灯的事，但背后其实藏着数字系统设计最核心的逻辑链条——输入、计算、输出。
今天，我们就来干一件“复古”又硬核的事：不用任何现成的加法芯片，也不调用IP核，从最基本的与门、或门开始，亲手搭出一个4位全加器，再把它和共阴极七段数码管连起来，让每一次加法都“看得见”。
这不仅是教科书里的经典实验，更是理解CPU如何做算术运算的第一步。无论你是电子专业学生、FPGA初学者，还是对硬件底层充满好奇的开发者，这篇文章都会带你走完一条完整的数字系统实现路径。
加法器不是魔法：它只是异或门和与门的组合
我们先问一个问题：计算机怎么算1 + 1？
答案是——靠逻辑门。准确地说，靠的是全加器（Full Adder）。
别被名字吓到，它的任务很简单：把三个比特加起来——两个操作数 A 和 B，再加上来自低位的进位 Cin，然后输出本位的和 Sum，以及向高位的进位 Cout。
它的数学表达式也很干净：
Sum = A ⊕ B ⊕ Cin
Cout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))
这三个变量三个门，就能搞定一位加法。你可以用 74HC86（异或门）、74HC08（与门）、74HC32（或门）把这些连起来，或者在 FPGA 里用 Verilog 写几行代码，就完成了一个全加器单元。
但我们要的是4 位加法，比如0101 + 0011 = 1000（也就是 5+3=8）。怎么办？级联！
把四个全加器串起来，前一个的 Cout 接后一个的 Cin，形成一条“进位链”。这种结构叫串行进位加法器（Ripple Carry Adder），虽然速度不快（因为进位要一级级传过去），但它简单、直观、资源省，特别适合教学和原型验证。
为什么非要自己搭？不能直接用 74LS283 吗？
当然可以。市面上早就有集成好的 4 位加法器芯片，比如经典的 74LS283。但问题是：你知道它是怎么工作的吗？
如果你只是插上芯片、接上线、看到结果就走人，那你永远只能当个“接线工”。
而当你从门电路一层层往上搭的时候，你会亲眼看到：
- 进位信号是怎么一级级“爬”过去的；
- 当输入变化时，哪一段延迟更明显；
- 如果某根线接触不良，整个结果为什么会错乱。
这才是真正的“硬件思维”——看得见信号流动，摸得着逻辑脉络。
数码管不是装饰品：它是二进制世界的翻译官
算完了，怎么让人看懂？
总不能盯着示波器上的高低电平说：“哦，这个波形代表 8。” 我们需要一个显示器，而最便宜、最直观的选择就是——七段数码管。
它有七个小段，分别叫 a、b、c、d、e、f、g，通过点亮不同的组合，就能显示出 0~9 的数字。比如要显示 “3”，就得点亮 a、b、c、d、g 这五段。
但这里有个关键细节：数码管分共阳和共阴两种。
今天我们选的是共阴极数码管，意思是所有 LED 的负极都焊在一起，接到地。你要点亮哪一段，只要给对应的正极端加高电平就行。
听起来很简单？可问题来了：我们的加法器输出的是 4 位二进制数（比如1000），数码管却需要知道“该亮哪些段”。中间缺了一环——译码器。
换句话说，我们需要一个“翻译官”，能把 BCD 码（Binary-Coded Decimal）转成七段控制信号。
译码器怎么写？一张表就够了
最稳妥的办法是什么？查表。
我们可以列一张真值表，把 0 到 9 每个数字对应的段选状态都写出来：
| 数字 | BCD 输入 | a | b | c | d | e | f | g |
|---|---|---|---|---|---|---|---|---|
| 0 | 0000 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 0001 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
| 2 | 0010 | 1 | 1 | 0 | 1 | 1 | 0 | 1 |
| … | … | … | … | … | … | … | … | … |
注意这里的数值是高电平有效，因为我们要驱动共阴极数码管——哪个段要亮，对应引脚就输出高电平。
这张表可以直接变成代码。在 FPGA 开发中，我们通常用 Verilog 实现这个译码器模块。
module bcd_to_7seg ( input [3:0] bcd, output reg [6:0] seg // a=seg[6], b=seg[5], ..., g=seg[0] ); always @(*) begin case (bcd) 4'd0: seg = 7'b1111110; // 显示 0 4'd1: seg = 7'b0110000; // 显示 1 4'd2: seg = 7'b1101101; // 显示 2 4'd3: seg = 7'b1111001; // 显示 3 4'd4: seg = 7'b0110011; // 显示 4 4'd5: seg = 7'b1011011; // 显示 5 4'd6: seg = 7'b1011111; // 显示 6 4'd7: seg = 7'b1110000; // 显示 7 4'd8: seg = 7'b1111111; // 显示 8 4'd9: seg = 7'b1111011; // 显示 9 default: seg = 7'b0000000; // 非法输入则熄灭 endcase end endmodule这段代码非常直白：输入一个 4 位 BCD 数，输出对应的段选信号。使用always @(*)保证组合逻辑即时响应，避免锁存器生成。而且整个模块综合后只占用几十个 LUT，几乎不占资源。
更重要的是，它可以仿真！你可以在 ModelSim 或 Vivado 里模拟各种输入，确认输出是否正确，大大降低调试成本。
整体系统怎么连？信号流要理清楚
现在我们有三块拼图了：
1.输入部分：用拨码开关设置两个 4 位二进制数 A[3:0] 和 B[3:0]
2.运算部分：四个全加器级联，完成 A + B，输出 S[3:0] 和 Cout
3.显示部分：S[3:0] 进入译码器，驱动数码管显示十进制结果
整个数据通路就像一条流水线：
[拨码开关 A/B] ↓ [4位串行进位全加器] → 输出和 S[3:0] ↓ [bcd_to_7seg 译码器] ↓ [段选信号 a~g 经限流电阻] ↓ [共阴极数码管] → 显示最终结果如果加法结果超过 9（比如 7+8=15），那就会产生进位 Cout。这时候单个数码管不够用了，怎么办？
有两个方案：
- 加一个 LED 指示溢出
- 上两位数码管，做动态扫描显示
后者稍微复杂一点，但思路一致：高位取S / 10，低位取S % 10，然后轮流点亮两个数码管，利用人眼视觉暂留效应实现“同时显示”。
实际搭建时容易踩哪些坑？
理论很完美，实际一动手全是细节。
坑点一：数码管不亮 or 亮度不均
最常见的原因：没加限流电阻！
LED 导通电压约 1.8~2.2V，假设供电是 5V，直接连接会烧毁。必须在每段串联一个限流电阻。经验值是 1kΩ 左右：
I ≈ (5V - 2V) / 1000Ω = 3mA，在安全范围内。
太小了电流大、发热；太大了亮度低。建议用排阻统一处理，布线整洁。
坑点二：IO 口驱动能力不足
FPGA 或单片机的 IO 引脚一般只能提供 8mA 左右电流。而数码管每个段可能需要 5~10mA，七个段一起亮，总电流轻松破 30mA。
解决办法：加驱动芯片，比如ULN2003（达林顿阵列）或74HC244（缓冲器），专门放大电流。
坑点三：非法输入导致乱码
BCD 只定义 0~9，但你的输入可能是1010（10）、1111（15）。这些值没有标准显示方式。
译码器里一定要加default分支，要么全灭，要么显示“-”或“E”表示错误。否则可能出现奇怪符号，误导用户。
坑点四：电源噪声干扰显示
数字电路开关瞬间会产生尖峰电流，可能导致数码管闪烁。解决方法很简单：在 Vcc 引脚附近加 0.1μF 陶瓷电容去耦，就近滤除高频噪声。
这套设计有什么用？不只是教学玩具
你说这是学生实验项目？没错。但它远不止于此。
- FPGA 入门训练：练手神器。涉及组合逻辑、模块例化、信号连接、引脚约束等基本功。
- 嵌入式调试辅助：在没有串口或屏幕的情况下，用几个 IO 驱动数码管，快速输出状态码。
- 工业面板显示：老式设备常用数码管做计数、定时、报警提示，这套逻辑依然适用。
- 定制化显示需求：如果你想显示特殊字符（比如 P、H、L），只需修改译码表即可。
更重要的是，它教会你一种思维方式：把复杂功能拆解为可管理的小模块，逐个实现，再串联成系统。
这种“分层抽象 + 模块化构建”的工程思想，正是现代 SoC、CPU 设计的基础范式。
结语：回到硬件的本质
在这个动辄谈 AI 芯片、GPU 加速的时代，回过头来做这样一个“原始”的加法器项目，似乎有点不合时宜。
但恰恰是这种看似落后的实践，让我们重新触摸到计算的本质：一切都是由简单的 0 和 1 构成的，而一切复杂的智能，都不过是这些基本逻辑的层层堆叠。
下次当你按下计算器上的“+”号时，不妨想一想：那一瞬间，有多少个异或门正在默默工作？又有多少段 LED 正准备为你点亮答案？
如果你也在学习数字电路、准备 FPGA 项目，或者正卡在某个底层驱动问题上，欢迎留言交流。我们一起，把看不见的信号，变成看得见的结果。
