滤波电路设计详解：RC/LC/EMI滤波与实际电感并联谐振实战

滤波电路，说简单也简单，说难也难。我刚开始学电路的时候，觉得滤波不就是加个电容滤一下嘛，后来真正做项目才发现，RC滤波、LC滤波、EMI滤波各有各的脾气，尤其是并联谐振，理论算得好好的，拿到实际电感线圈上一测，谐振点偏得亲妈都不认识。这篇笔记是我学习“滤波电路与实际电感线圈下的并联谐振”这一节内容的完整记录，我会把滤波电路的设计思路、RC/LC/EMI三类常用滤波器的原理与参数计算、实际电感线圈的寄生参数对并联谐振的影响，以及光耦输入端滤波保护和电流采样电路输入滤波这类工程场景，都拆开揉碎了讲一遍。无论你是刚入门模拟电路的新手，还是已经画过几块板子的工程师，这篇笔记里应该都有能直接用上的经验，尤其是那些公式算不出来、文档上不会写的坑。

1. 滤波电路的整体设计思路与方案选型

1.1 为什么要滤波：噪声的分类与来源

先说清楚一个概念：滤波电路的核心任务，是把不想要的频率成分抑制掉，把有用的信号保留下来。所以做滤波设计之前，必须先搞清楚噪声是从哪儿来的、长什么样，否则就是盲人摸象。

我日常接触到的电路噪声大致分三类。第一类是电源传导噪声，典型代表是开关电源的开关纹波和二极管反向恢复的尖峰，频率范围从几十kHz一直延伸到几十MHz。第二类是信号链上的耦合噪声，混合信号电路里面很常见——数字信号跳变时产生的瞬态电流，通过地平面或者电源平面耦合到模拟信号上，表现出来就是ADC采样值抖动、运放输出毛刺。第三类是空间辐射与共模干扰，线缆和PCB走线相当于天线，把高频干扰引入电路，这类噪声的频率往往从几十MHz起步。

这三类噪声的治理思路完全不同。电源纹波靠大电容和LC滤波器来压，信号耦合靠RC低通和差分结构来滤，共模干扰则需要共模电感和Y电容来对付。如果上来不问青红皂白，所有位置都“无脑加电容”，大概率会踩坑——你可能把一个频段的噪声压下去了，却在另一个频段把噪声放大出来。

1.2 滤波器拓扑选型：RC、LC、π型怎么选

滤波器的基本拓扑其实就那几种，翻来覆去就是电容、电感、电阻的组合，但选型的时候有几个关键考量点。先看一张我常用到的拓扑对比表：

选型逻辑其实很简单：先确定你要滤除的频段和能容忍的插入损耗，再算转折频率。RC滤波器的转折频率是 f_c = 1/(2πRC)，LC低通是 f_c = 1/(2π√(LC))。

这里面有个容易犯迷糊的地方：RC滤波只适合在小电流信号链上用，因为串联电阻R会产生直流压降。举个例子，一个10kΩ电阻配1nF电容，转折频率约15.9kHz，听起来不错，但如果在源阻抗比较大的电路里，10kΩ的电阻本身就会把信号幅度吃掉一大截，后面电路的工作点可能都不对了。LC滤波则适合电源路径，因为电感对直流是低阻抗，对高频呈现高阻抗，所以不会牺牲直流电压。不过LC滤波有个逃不掉的毛病——它存在自己的谐振频率，如果负载恰好落在谐振点附近，反而会把噪声放大，这个我在第3章结合实际电感线圈的并联谐振一起细讲。

1.3 滤波设计的前置动作：先定位噪声再动手

我看到很多新手拿到一个EMI超标或者信号抖动的问题，第一反应是往电路里塞电容，结果一个问题压下去，另一个问题又冒出来。我自己总结的工作流是这样的：

第一步，先用示波器或者频谱分析仪测出噪声的频率、幅度和波形形态。注意带宽要足够，否则高频噪声测不出来。第二步，判断噪声是差模还是共模。方法很简单：把探头和地线夹同时绕在信号线上，如果噪声幅度变化不大，说明是共模主导；如果明显减小，那就是差模主导。第三步，根据噪声频段选拓扑。第四步，参数计算完后先仿真，再搭板验证。

这个流程虽然慢，但成功率极高。重点就在第二步，太多人分不清差模和共模，结果选错了滤波器结构。EMI滤波电路的核心其实也是针对这两种模式分别处理，后面会详细说。

2. 核心细节解析：RC、LC与EMI滤波电路的实操要点

2.1 RC滤波电路的原理与参数计算

RC低通滤波器是我用过最多的无源滤波结构，尤其用在对ADC输入信号调理和光耦输入保护上。原理不复杂：电容对高频呈现低阻抗，把高频信号分到地，剩下的低频分量继续传输。转折频率 f_c = 1/(2πRC) 处增益约 -3dB。

参数选择上有几个坑，我一个一个说。

第一，R取值不要过大。信号链路里，串联电阻会影响源阻抗匹配，还会带来热噪声。电阻的热噪声密度是 √(4kTR)，用100kΩ的电阻，噪声密度已经到纳伏级的高位，在精密调理电路里是致命的。我的经验是信号链上R不要超过10kΩ，优先用1kΩ到4.7kΩ。

第二，电容的ESR和ESL别忽略。小容值MLCC在低频时接近理想，但在高频段，电容的等效串联电感（ESL）会让阻抗随频率不降反升，滤波效果会大打折扣。高频滤波时我会用多个不同容值的电容并联，比如0.1μF和1000pF并联，利用两种电容不同的自谐振频率覆盖不同频段。

第三，RC滤波器会引入延迟。只要RC时间常数存在，信号上升沿就会被拉缓。如果后面接的是比较器或者需要快速响应的控制回路，时间常数不能太大，需要在滤波效果和响应速度之间做折中。

举个实际例子。我要对一个100kHz的PWM信号做低通滤波，提取它的平均电压。选R=10kΩ，C=33nF，那么 f_c = 1/(2π×10k×33n) ≈ 482Hz。这个频率远低于100kHz，输出基本就是直流平均值。但如果我需要100μs内跟上输入变化，时间常数τ=RC≈330μs就不够了。这时候把R降到1kΩ，C用到0.33μF，转折频率差不多还是几百赫兹，但延迟就小很多。

2.2 LC滤波电路：原理、谐振与阻尼

LC低通滤波在大电流电源路径上很常见，比如DC-DC的输出级。电感对直流的阻抗接近0，对高频呈感性阻抗，所以直流压降很小，高频衰减比纯RC更陡，达到 -40dB/dec。但LC滤波器最让人头大的是它的谐振峰。

LC滤波器的输入到输出是一个二阶系统，存在固有谐振频率 f0 = 1/(2π√(LC))。如果没有阻尼，也就是负载阻抗很大时，在谐振频率附近会出现明显的增益峰值，最高可以超过0dB。这意味着输入噪声的频率如果恰好在f0附近，经过滤波器之后，噪声不降反升。解决方法是加阻尼：并联一个阻尼电阻，或者在电感两端并联RC吸收网络，再或者控制负载阻抗不要落在谐振区。

我做电源输出LC滤波的时候，通常会先用公式算谐振频率，再确认这个频率避开开关频率及其边带。举个例子，C=47μF，L=10μH，算出来 f0 = 1/(2π√(10μ×47μ)) ≈ 7.3kHz。如果开关频率是100kHz，那没问题。但如果负载瞬态响应的频率也接近7.3kHz，就可能把谐振激励起来，必须加阻尼网络兜底。

2.3 EMI滤波电路：共模差模分开治

近几年，EMI滤波电路在电源产品里的角色越来越重要，几乎每一款AC-DC电源入口都要摆上一套。最常见的EMI滤波结构是“共模电感 + X电容 + Y电容”，两级或者三级级联。它的原理要从两个回路看：

差模噪声是L和N之间的噪声，用X电容跨接在L/N之间来抑制，必要时再串联一个差模电感。X电容容值可以选大一些，0.1μF到1μF都常见。共模噪声是L和N对地的噪声，靠共模电感来处理。共模电感两个绕组的绕向相反，差模电流在磁芯里产生的磁通互相抵消，所以对差模电流呈低阻抗，对共模电流呈高阻抗。Y电容则提供共模电流回到保护地的通路。

EMI滤波电路设计里一个关键约束是Y电容的漏电流。医疗设备对漏电流限制非常严格，Y电容容值不能大；工业设备相对宽松。我的习惯是，先按目标EMC标准估算允许的漏电流，再反推Y电容容值的上限。公式很简单：工频50Hz下，漏电流 I_leak = 2πf × C_Y × V_相电压。以220V相电压、C_Y=4.7nF为例，单个电容漏电流约 2π×50×4.7n×220 ≈ 325μA。

我再多说一句经验：EMI滤波的布线和器件摆放，有时比元件参数更重要。滤波器的输入和输出必须物理隔离，不然噪声会通过寄生耦合“绕”过去。我见过太多案例，参数算得挺完美，但PCB上输入输出走线贴着走，最后测试还是超标，改了一版布局才解决。

3. 实际电感线圈下的并联谐振：从理论模型到实测

3.1 理想并联谐振与关键参数

并联谐振是LC并联电路的一种特殊状态。理想情况下，L和C并联，谐振角频率 ω0 = 1/√(LC)，品质因数 Q = R√(C/L)，这里的R是与LC并联的等效电阻。在谐振频率下，电感的感抗和电容的容抗互相抵消，电路呈纯阻性，整体阻抗达到最大值，理论上无穷大。

这个特性在选频电路、振荡器和阻抗匹配网络里非常有用。接收机里的LC并联谐振选频回路，可以只把目标频率的信号保留、滤除其他频率。推挽振荡器或者Class-C放大器的负载回路，用的也是LC并联谐振。

3.2 实际电感线圈的非理想因素

但现实世界里的电感线圈，不是一个纯电感L。它有几个寄生参数绕不开：

第一个是直流电阻（DCR），来自线圈导线的欧姆电阻，取决于线径、匝数和材质。第二个是寄生电容（Cp），来自匝间和层间的分布电容，高频时不可忽略。第三个是磁芯损耗，包括涡流损耗和磁滞损耗，表现为与频率相关的等效并联电阻。

这几个参数直接导致实际电感存在一个自谐振频率（SRF）。当工作频率接近SRF时，电感的感抗开始被寄生电容的容抗抵消，阻抗不再像理想电感那样随频率线性上升，而是先上升到一个峰值再下降。超过SRF之后，电感整体表现出容性，不再“认识”它了。

这一点在并联谐振设计里非常关键。如果我用一个标称10μH的电感和一个电容做并联谐振，按理想公式算好谐振频率，但实际电感在某个频率以上已经不再呈感性，整个LC并联的谐振点就会偏移，甚至谐振峰值直接消失。

实际电感的等效模型可以这样理解：低频时主要是L串联DCR，高频时寄生电容Cp开始起作用，再往后还有磁芯损耗。我画过不少实际电感的阻抗-频率曲线，规律是这样的：在SRF之前，阻抗模值随频率上升；到达SRF时阻抗达到最大，这本身就是一个并联谐振点；超过SRF后阻抗随频率下降，这时候电感就像一个电容。所以设计目标频率如果高于电感的SRF，整个设计思路就得调整。

举一个真实例子：我用线径0.2mm、绕20匝的空心电感，实测SRF约12MHz。如果电路工作频率是20MHz，这颗电感已经不能当电感用了。要解决，就得换绕法更分散、寄生电容更小的电感，或者改用传输线变压器之类的结构。

3.3 非理想参数对并联谐振的定量影响

把实际电感模型看作L串联DCR（Rs），再并联寄生电容Cp，从外部端钮看过去，谐振行为变得复杂起来。

广义谐振频率（阻抗峰值频率）可以近似写成：

f_p ≈ f0_ideal × √(1 + Rs² × C_total / L_total)

其中f0_ideal是理想谐振频率。可以看到，DCR越大，谐振点偏移越明显。不过在实际中，DCR引起的频偏一般不大，真正影响大的是Q值。

并联谐振的Q = R_p / (ωL)，R_p是等效并联电阻。如果线圈DCR大，R_p就小，Q值就低，谐振峰不明显，选择性变差。对于并联谐振电路，带宽 BW = f0 / Q，Q越高带宽越窄，选频能力越强。但实际电感的DCR限制了Q值上不去。我做过一个中频选频电路，理想Q要求100，实测只有50，原因就是线圈DCR带来的损耗太大。后来我改用利兹线，也就是多股细线绞合，降低了高频下趋肤效应带来的损耗，Q才勉强到85。

这里的启示很直接：用实际电感做并联谐振时，必须先测量电感的SRF和DCR，再判断谐振频率能不能达到设计要求。特别是高频应用，寄生电容和趋肤效应的影响可能比直流电阻大得多。

3.4 实测对比：理想模型与实际模型的谐振曲线

我在实验室做过一个对比测试：取一个1mH的工字电感，实测DCR约5Ω，SRF约2.1MHz。按理想公式计算，外接10pF电容，f0 ≈ 1/(2π√(1m×10p)) ≈ 1.59MHz。但用网络分析仪实际扫频，发现并联谐振峰出现在约1.48MHz，幅度也比理想模型低了约3dB。原因就是DCR和电感内部寄生电容的分压效应。

这个测试还暴露了另一个问题：电感与电容的连接引线本身也有电感和电容，高频时引线电感会影响谐振频率。所以我会建议在精密设计里，把元件封装、走线寄生参数一起加进仿真，LTspice里可以用集总参数模型，别只拿理想值硬算。

4. 实际应用拆解：光耦输入端滤波与电流采样电路输入滤波

4.1 光耦输入端滤波保护电路的原理与设计

光耦的输入端通常是一颗LED，和数字信号或者模拟信号相连。为什么要给光耦输入端加滤波？两个原因：一是LED对浪涌电流和反向电压非常敏感，过压、反向过压都可能损坏；二是输入信号如果带着高频毛刺或振铃，光耦可能误触发，导致输出端逻辑紊乱。

光耦输入端最常见的滤波保护电路是：在LED阳极前串联一个限流电阻R，在LED两端反向并联一个二极管，再并一个电容C把高频噪声旁路掉。更完整一些，会用RC并联网络直接加在LED两端，既能滤高频，又能防浪涌。

参数设计上，我以PC817为例。驱动电流IF典型值5mA到20mA，我习惯用10mA。输入电压Vi如果是MCU引脚输出的3.3V，LED正向压降VF约1.2V，限流电阻 R = (3.3 - VF) / IF = (3.3 - 1.2) / 10mA ≈ 210Ω，取标称220Ω。并联电容C的取值，要看信号带宽和噪声频率。如果输入信号是100Hz的开关量，可以直接用100nF电容把几百Hz以上的噪声滤掉；如果信号是1kHz的PWM，C要小一些，用10nF左右，否则边沿被拉太缓，光耦导通和关断延迟变大。我一般让RC时间常数不小于信号周期的1/10，这样既有效滤波又不至于拖慢响应。

这里有个容易踩的坑：如果光耦输入是交流信号，必须在LED反并联一只普通二极管，比如1N4148，否则反向电压会击穿LED。滤波电容C跨接在LED两端时，要计算交流负半周会不会导致反压过高。实际上，并联二极管之后，反压被钳位到约0.7V，就安全了。

4.2 电流采样电路输入滤波的要点

电流采样电路常见于电机驱动、电源管理和电池监测。采样方式有分流电阻采样、电流互感器采样、霍尔传感器采样，不管哪种方式，采样信号进入ADC或者比较器之前，几乎都要加输入滤波。

对于分流电阻采样，信号噪声主要来自三个方向：一是开关瞬态耦合过来的dv/dt噪声；二是采样电阻自身的感性拾取；三是参考地的噪声。我最常用的滤波结构是差分RC低通加共模滤波：

在采样信号正负端各串一个电阻R，比如1kΩ；在两线之间并联一个差分电容C，比如100nF到1μF；两线对地再各并一个小电容，几百pF级别，用于滤共模。这样既滤掉了差模高频分量，又兼顾了共模抑制。

需要注意一个关键点：差分滤波电容C会产生一个极点，如果采样是在PWM的某一时刻同步采样，比如电机相电流的同步采样，滤波时间常数必须远小于采样保持时间，否则会“吃掉”采样值。我算一个例子：设采样保持时间为10μs，电阻R=1kΩ，C=1nF，时间常数τ=1μs，刚好能在采样保持时间内稳定，可用；如果C=10nF，τ=10μs，采样就会滞后，必须调整。

另外，如果采样电路后面接的是运放差分放大器，输入端RC滤波还有一个作用：防振铃。运放的输入电容Cin和源阻抗会形成一个低通，可能把信号延迟并引起振铃，加入合适的RC网络可以抵消这种影响，起到相位补偿的作用。

4.3 EMI滤波电路在开关电源中的实例

我在一款50W AC-DC电源样机里做过一次完整的EMI滤波整改。产品前级是典型的两级EMI滤波：输入保险之后先接X电容（0.33μF），再进共模电感（30mH，双线并绕），并联Y电容（2.2nF），再进整流桥。差模部分靠X电容和共模电感的漏感来滤。

实测的时候，空载状态下共模噪声超标的频点是1.8MHz和12MHz。排查后发现，原因是共模扼流圈的SRF刚好落在1.8MHz附近，在SRF之上共模电感失去阻抗，Y电容变成了主要通路。整改方法：把共模电感换成更低SRF的锰锌磁环，选择磁导率更高但饱和余量足够的材料，同时把Y电容加到4.7nF，漏电流随之提高到约650μA，仍然满足工业设备的限值要求。再次测试，两个频点的噪声都压下去了。

这个案例给我的启发是：EMI滤波器的谐振点，包括电感自谐振、X/Y电容自谐振、滤波器与源阻抗形成的谐振，都可能成为噪声放大的来源。所以不能说拓扑对了就完事，还要看频率曲线。

5. 常见问题与排查技巧实录

5.1 并联谐振频率偏移或测不到谐振峰

现象：设计好的LC并联谐振电路，选频频率偏了，甚至完全测不到谐振峰值。

排查思路：

1. 先测实际电感值和DCR。用LCR表或者网络分析仪，在目标频率附近测L值，电感的感值会随频率漂移。
2. 检查实际电感的SRF。如果目标频率接近或者超过SRF，电感已经不是感性元件，谐振点自然丢失。
3. 考虑寄生电容和走线电容。PCB焊盘、过孔、相邻走线都可能增加几pF到几十pF的电容，谐振频率偏高时影响特别明显。
4. 考虑负载阻抗的影响。如果测量时探头或者后级电路带来了额外负载，等效并联电阻下降，Q值降低，谐振峰变钝甚至消失。

这里有个小技巧：用网络分析仪测阻抗，看阻抗曲线的峰和谷，峰对应并联谐振，谷对应串联谐振。如果峰不明显，多半是损耗太大，也就是DCR或者磁芯损耗大，先换高Q值电感试试。

5.2 RC滤波输出噪声没有明显改善

现象：明明加了RC低通，噪声却还在。

常见原因有几个。滤波电容放置位置离负载太远，走线电感把电容的高频旁路效果破坏了，解决方法是让电容尽量靠近负载引脚，缩短回流路径。串联电阻在工作电流下压降太大，影响了电路工作点，确认R乘以I的压降在允许范围内。电容的ESR太大，高频阻抗不够低，换低ESR的MLCC或者并联多个。还有一个容易被忽略的情况：噪声不是从信号线进来的，而是从电源或者地平面耦合进来的，RC滤波器只滤了信号线，没用，需要用磁珠或者π型滤波先处理电源。

5.3 光耦输入端滤波导致信号延迟变大

现象：加了滤波电容之后，PWM信号传输延迟明显增加，光耦开关性能变差。

原因很直接：RC滤波的时间常数太大，信号边沿被减缓，光耦内部LED电流上升和下降都变慢，导致输出延迟增加。

对策有三个方向。第一，减小C，只滤除真正的噪声频段，不要全频段滤波。第二，用两级RC，第一级用较小的R分担滤波，第二级用较小的C，总时间常数不变但延时可优化。第三，如果延迟要求很严格，干脆改用有源滤波或者直接在MCU侧做软件滤波。

5.4 EMI整改越加电容越糟

现象：产品EMI测试不过，加了一堆电容之后，情况变得更恶劣。

原因在于电容和电感、地平面形成了谐振，把某个频段的噪声挑得更强。另外，电容的引线和焊盘电感（ESL）会让它在高频段失效。

排查方法：

1. 用阻抗分析仪看你加装电容的自谐振频率。如果自谐振频率低于你关心的噪声频段，这个电容在该频段呈感性，是无效的。
2. 检查电容的回流路径是否最小。回流路径越大，环路电感越大，滤波效果越差。
3. 加阻尼电阻。在某些EMI滤波器的谐振点附近，串联一个几欧到几十欧的电阻，可以降低Q值，抑制谐振放大。

5.5 优化小技巧汇总

把这些年做滤波电路积累的小技巧整理成一个清单，方便随时查：

• 所有无源滤波电容的放置优先级是：最靠近负载的放高频小电容，其次放滤波电阻，最后才是大容量的储能电容。
• 高频电容选小封装，贴片0402或者0603的ESL远小于直插电容，高频滤波效果好得多。
• 地平面完整性比滤波器参数更重要。如果地平面被割开，再好的滤波器也白搭。
• 需要滤除宽频带时，采用多级滤波：第一级大电容滤低频纹波，第二级小电容滤高频噪声，中间用磁珠隔开。
• 调试阶段先断开负载，看滤波器本身的频响曲线，再用频谱仪或者示波器FFT对比加负载前后的变化，确定问题是滤波器本身还是负载引入的。

我自己做电路调试这么多年，最大的体会是：滤波电路和并联谐振从来都不是“照着公式算完就完事”的东西。理想模型给出的是方向，但实际元件的寄生参数、PCB走线的电感电容、负载的阻抗，才是决定成败的关键。尤其是实际电感线圈，它的DCR、分布电容和自谐振频率，直接影响并联谐振的Q值和频率点。可能你仿真里一切完美，拿到实际板子上却完全不对，这时候不要急着怀疑公式，先拿出网络分析仪，把元件和电路的真实阻抗曲线测一遍，问题基本就清楚了。

最后再分享一个小技巧：做滤波设计时，我习惯把原理图上的每一个电容和电阻都标上它存在的理由——是为了提供回流路径？滤差模？滤共模？抑制谐振？还是保护器件？如果一个元件答不出它存在的理由，那它大概率是多余的，甚至是有害的。这条规则帮我砍掉了不少看似合理、实则帮倒忙的电路，也让我的滤波设计少走了很多弯路。