模数转换芯片FZH709，应用开发相关数据技术手册-开发者社区

1芯片功能说明

FZH709 是一款高精度、低功耗模数转换芯片，一路差分输入通道，内置温度传感器和

高精度振荡器。

FZH709 的PGA可选：1、2、64、128，默认为128。

FZH709 正常模式下的ADC数据输出速率可选：10Hz、40Hz、640Hz、1.28kHz，默

认为10Hz；

MCU 可以通过2线的SPI接口SCLK、DRDY/DOUT与FZH709进行通信，对其

进行配置，例如通道选择、PGA选择、输出速率选择等。

1.1芯片主要功能特性

 内置晶振

 集成温度传感器

 带Power down功能

 2线SPI接口，最快速率为1.1MHz

ADC功能特性：

 24位无失码

 PGA放大倍数可选：1、2、64、128

 1路24位无失码的差分输入，在PGA=128 时ENOB为20位(5V)\19.5位(3.3V)

 P-P 噪声：PGA=128、10Hz：180nV；

 INL小于0.0015%

 输出速率可选：10Hz、40Hz、640Hz、1.28kHz

 带内短功能

1.2芯片应用场合

 工业过程控制

 电子秤

 液体/气体化学分析

 血液计

 智能变换器

 便携式设备

1.3芯片基本结构功能描述

FZH709 是一款高精度、低功耗 Sigma-Delta 模数转换芯片，内置一路 Sigma-Delta ADC，一路差分输入通道和一路温度传感器，ADC采用两阶sigma delta调制器，通过低噪声仪用放大器结构实现 PGA放大，放大倍数可选：1、2、64、128。在PGA=128 时，有效分辨率可达 20位(工作在5V)。

FZH709 内置RC振荡器，无需外置晶振。

FZH709 可以通过DRDY/DOUT和SCLK进行多种功能模式的配置，例如用作温度检测、PGA选择、ADC数据输出速率选择等等。

FZH709 具有Power down模式。

1.4 芯片绝对最大极限值1.5 FZH709 数字逻辑特性1.6 FZH709 电气特性

所有的参数测试在环境温度-40~85℃、内置基准的条件下测试，除非有其它注明。

FZH709 电气特性（VDD = 5V、3.3V）

FZH709 电源电气特性（VDD = 5V）

FZH709 电源电气特性（VDD = 3.3V）

1.7 芯片引脚

PIN 脚说明注：REFOUT即是传感器激励源输出（输出值为VDD）。

2芯片功能模块描述

2.1 模拟输入前端

FZH709 中有1路ADC，集成了1路差分输入，信号输入可以是差分输入信号AINP、 AINN，也可以是温度传感器的输出信号，输入信号的切换由寄存器(ch_sel[1:0])控制，其基本结构如下图所示：

FZH709 的PGA可配：1、2、64、128，由寄存器(pga_sel[1:0])控制；

基准电压可以由外部输入也可是内部输出，如果要使用外部基准电压，要先关闭内部基准，内部基准控制由寄存器(refo_off)控制。

2.2 温度传感器

芯片内部提供温度测量功能。当ch_sel[1:0]=2’b10 时，ADC模拟信号输入接到内部温度传

感器，其它的模拟输入信号无效。ADC通过测量内部温度传感器输出的电压差来推导出实际的温度值。当 ch_sel[1:0]=2’b10 时，ADC只支持 PGA=1。温度传感器需要进行单点校正。校正方法：在某个温度点A下，使用温度传感器进行测量得到码值Ya。

那么其他温度点B对应的温度=Yb*(273.15+A)/Ya-273.15A温度单位是摄氏度。Ya是A点对应温度码值。Yb是B点对应温度码值。

2.3低噪声PGA 放大器

FZH709 提供了一个低噪声，低漂移的 PGA放大器与桥式传感器差分输出连接，其基本结构图如下图所示，前置抗 EMI滤波器电路R=450Ω，C=18pF 实现20M高频滤波。低噪声 PGA放大器通过RF1，R1，RF2实现64倍放大，并和后级开关电容PGA组成64和128 的PGA放大。通过pga_sel[1:0]来配置1、2、64、128等不同的PGA。当使用 PGA=1，2时，64倍低噪声PGA放大器会被关断以节省功耗。当使用低噪声PGA放大器时，输入范围在 GND+0.75V到VDD-0.75V之间，超出这个范围，会导致实际性能下降。在 CAP端口处接一个内置 45pF电容，与内置2k电阻RINT组成一个低通滤波，用作低噪声 PGA放大器的输出信号的高频滤波，同时该低通滤波器也可以作为ADC的抗混叠滤波器。

FZH709 内置Buffer，当PGA=1，2时，FZH709使用Buffer来减少由于ADC差分输入阻抗低带来的问题，例如建立时间不足，增益误差偏大等等，当 PGA=64，128 时， FZH709也使用Buffer来减少由于低噪声PGA经过RINT=2K，CINT=0.1μF的低通滤波后带来的建立误差，增益误差以及内码漂移的现象。

2.4时钟信号源

FZH709 使用内置晶振来提供系统所需要的时钟频率，典型值为5.2MHz。

2.5复位和断电(POR&power down)

当芯片上电时，内置上电复位电路会产生复位信号，使芯片自动复位。

当 SCLK从低电平变高电平并保持在高电平超过100µs，FZH709即进入PowerDwon模式，此时功耗低于 0.1μA。当SCLK重新回到低电平时，芯片会重新进入正常工作状态。

当系统由 Power down重新进入正常工作模式时，此时所有功能配置为PowerDown之前的状态，不需要进行功能配置。

2.6 SPI串口通信

FZH709 中采用2线SPI串行通信,通过SCLK和DRDY/DOUT可以实现数据的接收以及功能配置。

2.6.1建立时间

在 ADC 数据输出速率为10Hz或40Hz时，数字部分需要有3个数据转换周期满足模拟输入信号的建立和滤波器的建立时间要求；ADC数据输出速率为640Hz或1280Hz时，数字部分需要有 4个数据转换周期满足模拟输入信号的建立和滤波器的建立时间要求。FZH709 整个建立过程如下图所示：

2.6.2 ADC数据输出速率

FZH709 数据输出速率可以通过寄存器speed_sel[1:0]配置。

2.6.3 数据格式

FZH709 输出的数据为24位的2进制补码，最高位（MSB）最先输出。最小有效位（LSB）为(0.5VREF/Gain)/(223-1)。正值满幅输出码为 7FFFFFH，负值满幅输出码为 800000H。下表为不同模拟输入信号对应的理想输出码。

（1）不考虑噪声，INL，失调误差和增益误差的影响

2.6.4数据准备/数据输入输出(DRDY/DOUT)

DRDY/DOUT引脚有4个用途。第一，当输出为低时，表示新的数据已经转换完成；第

二，作为数据输出引脚，当数据准备好后，在第1个SCLK的上升沿后，DRDY/DOUT输出转换数据的最高位（MSB）。在每一个 SCLK的上升沿，数据会自动移1位。在24个SCLK 后将所有的24位数据读出，如果这时暂停SCLK的发送，DRDY/DOUT会保持着最后一位的数据，直到下一个数据准备好之前拉高，此后当DRDY/DOUT被再次拉低，表示新的数据已经转换完成，可进行下一个数据读取；第三，在第 25、26个SCLK时，输出寄存器状态更新标志；第四，作为寄存器数据写入或读出引脚，当需要配置寄存器或读取寄存器值时，SPI需要发送46个SCLK，根据DRDY/DOUT输入的命令字，判断是写寄存器操作还是读寄存器操作。

2.6.5串行时钟输入(SCLK)

串行时钟输入SCLK是一个数字引脚。这个信号应保证是一个干净的信号，毛刺或慢速的上升沿都会可能导致读取错误数据或误入错误状态。因此，应保证SCLK的上升和下降时间都小于 50ns。

2.6.6 数据发送

FZH709 可以持续的转换模拟输入信号，当将DRDY/DOUT拉低后，表明数据已经准备好接受，输入的第一个 SCLK来就可以将输出的最高位读出，在24个SCLK后将所有的 24位数据读出，如果这时暂停SCLK的发送，DRDY/DOUT会保持着最后一位的数据，直到其被拉高，第 25和26个SCLK输出配置寄存器是否有写操作标志，第25个SCLK 对应的DRDY/DOUT为1时表明配置寄存器Config被写入了新的值，第26个SCLK 对应的DRDY/DOUT为芯片扩展保留位，目前输出一直为 0，通过第27个SCLK可以将DRDY/DOUT拉高，此后当DRDY/DOUT被再次拉低，表示新的数据已经准备好接受，进行下一个数据的转换。其基本时序如图所示：

2.6.7 功能配置

FZH709 可以通过SCLK和DRDY/DOUT可以进行不同功能的配置，功能配置时序图如下图所示：

功能配置过程简述，在DRDY/DOUT由高变低之后：

1. 第 1个到第24个SCLK，读取ADC数据。如果不需要配置寄存器或者读取寄

存器，可以省略下面的步骤。

2. 第 25个到第26个SCLK，读取寄存器写操作状态。

3. 第 27个SCLK，把DRDY/DOUT输出拉高。

4. 第 28个到第29个SCLK，切换DRDY/DOUT为输入。

5. 第 30个到第36个SCLK，输入寄存器写或读命令字数据(高位先输入)。