简介：这是一份面向计算机体系结构学习者与FPGA硬件开发者的RISC-V单周期处理器设计资源，聚焦RV32I指令集的核心实现，适合课程设计、毕业设计及体系结构入门实践。资源完整实现了lui、auipc、jal、jalr、beq、bne、blt、bge、bltu、bgeu、lb、lh、lw、lbu、lhu、sb、sh、sw、addi、slti、sltiu、xori、ori、andi、slli、srli、srai、add、sub、sll、slt、sltu、xor、srl、sra、or、and共37条指令，覆盖算术、逻辑、移位、分支、跳转与访存等主要类型。压缩包共341个文件，约3.76MB，包含Verilog源码、C测试程序、汇编与二进制测试用例，以及ISE14.7工程文件、综合报告、比特流与仿真日志等，便于直接复现与验证。目前已有8078人学习下载。读者可据此理解单周期数据通路与控制逻辑设计，借助配套汇编及二进制测试快速上手仿真与上板调试，并对照作者博客中的设计思路深入掌握实现细节。
1. 从一份 RISC-V 单周期处理器源码说起：它到底能跑什么
如果你正在学计算机体系结构，或者准备用 FPGA 做一颗能跑指令的 CPU，大概率绕不开 RISC-V 单周期处理器这个练手项目。它不像五级流水线那样一上来就跟你死磕数据冒险和控制冒险，而是把一条指令从取指到写回的全部动作压缩在一个时钟周期里完成，结构清晰到你可以对着波形图逐拍数信号。这份资源就是一套完整的单周期处理器硬件设计源码，覆盖 RV32I 基础整数指令集，用 Verilog 描述，可以直接在 FPGA 开发板上综合、烧录、跑汇编程序。适合谁？刚学完数字电路、想从门级往上搭一颗真 CPU 的学生，以及需要快速验证自定义指令扩展的硬件工程师。它解决的核心问题是：让你把课本上那张数据通路图，变成能上板跑 LED、跑串口输出的真实电路，而不是停留在画图阶段。
2. 单周期数据通路怎么搭：从 PC 到写回的五段拆解
2.1 为什么单周期结构值得先啃透
很多人觉得单周期性能差，直接跳去搞流水线，结果连指令周期里每个信号什么时候有效都说不清。单周期处理器的价值在于它把控制逻辑摊得最平：一条指令的所有微操作在一个周期内串行发生，没有跨周期的状态依赖，你不需要考虑旁路、停顿、分支预测这些玄学。常见做法是先把 RV32I 的指令格式吃透，再按数据流向把模块切出来。RV32I 有六种指令格式——R 型、I 型、S 型、B 型、U 型、J 型，每种格式的立即数拼接方式不同，这是第一个容易翻车的地方。比如 S 型指令的立即数被拆成两段散落在指令字里，B 型指令的立即数还要左移一位并对齐，写错一位整个分支就跳飞了。
数据通路的核心模块包括：程序计数器 PC、指令存储器 IMEM、寄存器堆 RegFile、立即数生成器 ImmGen、算术逻辑单元 ALU、数据存储器 DMEM、以及写回多路选择器。控制单元根据 opcode、funct3、funct7 产生各路控制信号，决定 ALU 做什么运算、要不要写寄存器、要不要访问内存、下一条 PC 是加四还是跳转。我一般会先把这些模块单独写出来，每个模块配一个独立的 testbench 跑仿真，确认波形对了再顶层连线。这样出问题的时候，你能快速定位是哪个模块的锅，而不是对着一整张网表发呆。
2.2 关键模块的 Verilog 实现与参数说明
先看 PC 和指令存储器的取指逻辑。PC 本质上就是一个带复位和使能的寄存器，每个时钟上升沿更新为 PC+4 或者跳转目标地址。指令存储器用 Verilog 的reg数组建模，综合工具会自动推断成 Block RAM 或分布式 RAM。
// pc_reg.v - 程序计数器 module pc_reg ( input wire clk, input wire rst_n, input wire stall, // 流水线暂停，单周期恒为0 input wire [31:0] pc_next, output reg [31:0] pc_out ); always @(posedge clk or negedge rst_n) begin if (!rst_n) pc_out <= 32'h8000_0000; // 复位向量，常见起始地址 else if (!stall) pc_out <= pc_next; end endmodule这段代码里rst_n低电平复位，pc_next由后续的组合逻辑算出。复位向量设成0x8000_0000是常见做法，对应 FPGA 上 BRAM 的映射基址，具体值要看你开发板的链接脚本。stall信号在单周期里其实用不上，但保留它方便以后升级成流水线，属于后悔药式的预留。
再看立即数生成器，这是最容易写错的部分。RV32I 的立即数拼接规则必须严格按手册来：
// imm_gen.v - 立即数生成 module imm_gen ( input wire [31:0] instr, output reg [31:0] imm_out ); wire [6:0] opcode = instr[6:0]; always @(*) begin case (opcode) 7'b0010011, // I型: addi, andi, ori, xori, slti... 7'b0000011, // I型: lw, lh, lb 7'b1100111: // I型: jalr imm_out = {{20{instr[31]}}, instr[31:20]}; 7'b0100011: // S型: sw, sh, sb imm_out = {{20{instr[31]}}, instr[31:25], instr[11:7]}; 7'b1100011: // B型: beq, bne, blt... imm_out = {{19{instr[31]}}, instr[31], instr[7], instr[30:25], instr[11:8], 1'b0}; 7'b0110111, // U型: lui 7'b0010111: // U型: auipc imm_out = {instr[31:12], 12'b0}; 7'b1101111: // J型: jal imm_out = {{11{instr[31]}}, instr[31], instr[19:12], instr[20], instr[30:21], 1'b0}; default: imm_out = 32'b0; endcase end endmodule逻辑说明：I 型立即数是符号扩展的 12 位，直接取instr[31:20]并复制符号位到高 20 位。S 型立即数被拆成instr[31:25]和instr[11:7]两段，拼接时高位在前。B 型最绕，它的立即数是 13 位，最低位恒为 0，拼接顺序是instr[31]、instr[7]、instr[30:25]、instr[11:8]，最后补一个 0。J 型的 21 位立即数同样最低位为 0，拼接顺序是instr[31]、instr[19:12]、instr[20]、instr[30:21]。参数上唯一要改的是复位向量和存储器基址，其他都是指令集规范定死的，不能动。
2.3 顶层连线与控制单元的真值表落地
顶层模块把 PC、IMEM、RegFile、ImmGen、ALU、DMEM 和写回 MUX 连起来。控制单元的输出信号包括：reg_write（寄存器写使能）、mem_write（内存写使能）、mem_read（内存读使能）、alu_src（ALU 第二操作数选立即数还是寄存器）、alu_op（ALU 操作码）、wb_sel（写回选 ALU 结果还是内存数据）、pc_sel（下一条 PC 选 PC+4 还是跳转目标）。这些信号由 opcode 和 funct 字段译码产生，常见做法是写一个case语句覆盖所有 RV32I 指令。
// control_unit.v 片段 - 主译码逻辑 always @(*) begin // 默认值，防止 latch reg_write = 0; mem_write = 0; mem_read = 0; alu_src = 0; wb_sel = 0; pc_sel = 0; alu_op = ALU_ADD; case (opcode) 7'b0110011: begin // R型 reg_write = 1; case ({funct7, funct3}) 10'b0000000_000: alu_op = ALU_ADD; 10'b0100000_000: alu_op = ALU_SUB; 10'b0000000_111: alu_op = ALU_AND; 10'b0000000_110: alu_op = ALU_OR; 10'b0000000_100: alu_op = ALU_XOR; 10'b0000000_001: alu_op = ALU_SLL; 10'b0000000_101: alu_op = ALU_SRL; 10'b0100000_101: alu_op = ALU_SRA; 10'b0000000_010: alu_op = ALU_SLT; 10'b0000000_011: alu_op = ALU_SLTU; default: alu_op = ALU_ADD; endcase end 7'b0010011: begin // I型算术 reg_write = 1; alu_src = 1; // funct3 决定具体运算，此处省略分支 end 7'b0000011: begin // load reg_write = 1; alu_src = 1; mem_read = 1; wb_sel = 1; end 7'b0100011: begin // store alu_src = 1; mem_write = 1; end 7'b1100011: begin // branch pc_sel = 1; // 具体是否跳转由 ALU 比较结果决定 end 7'b1101111: begin // jal reg_write = 1; pc_sel = 1; wb_sel = 0; end 7'b1100111: begin // jalr reg_write = 1; alu_src = 1; pc_sel = 1; end 7'b0110111: begin // lui reg_write = 1; alu_src = 1; alu_op = ALU_PASS_B; end default: ; endcase end这段译码逻辑里，alu_op的编码需要和 ALU 模块内部定义一致。参数上要注意funct7和funct3的拼接顺序，写反了sub会变成add，这种 bug 在仿真时如果只跑加法测试用例根本发现不了。我一般会强制自己把每条指令都写一个最小测试，尤其是sra和srl这种只差一个 funct7 位的。
3. 上板验证全流程：从仿真到 FPGA 烧录的实操步骤
3.1 仿真环境搭建与测试用例编写
写完 RTL 之后别急着上板，先用仿真把指令跑通。常见做法是用 Icarus Verilog 或者 Verilator 做编译仿真，配一个 testbench 把指令存储器初始化成一段机器码。机器码可以从汇编文件用 riscv 工具链生成，也可以手写十六进制。我一般会写一个 Python 脚本把汇编转成$readmemh能读的格式。
# asm_to_hex.py - 把 objdump 输出转成 hex 文件 import re, sys def parse_objdump(filename): hex_lines = [] with open(filename) as f: for line in f: # 匹配 objdump 输出中的机器码字段 m = re.match(r'\s*[0-9a-f]+:\s+([0-9a-f]{8})\s+', line) if m: hex_lines.append(m.group(1)) return hex_lines if __name__ == '__main__': codes = parse_objdump(sys.argv[1]) with open('imem.hex', 'w') as f: for c in codes: f.write(c + '\n') print(f'wrote {len(codes)} instructions')逻辑说明：objdump -d输出的每行格式是地址: 机器码 汇编，正则抓取中间的 8 位十六进制机器码。参数上注意 RISC-V 是小端序，但指令本身在内存里按字对齐存放，$readmemh读入时每个字对应一条指令，不需要额外翻转字节。生成的imem.hex在 testbench 里用$readmemh("imem.hex", imem)加载。
testbench 里要有时钟生成、复位释放、以及一个结束条件。常见做法是检测到ebreak指令或者 PC 跑到某个特定地址就$finish。仿真波形重点看 PC 是否按预期跳转、寄存器堆写入的值对不对、内存读写有没有冲突。
3.2 FPGA 综合与引脚约束
仿真过了之后，把 RTL 导入 Vivado 或 Quartus。综合之前先确认顶层模块的端口和你的开发板匹配。单周期处理器通常需要这些外部接口：时钟输入、复位按键、以及一组 LED 或 UART 用于观察结果。如果开发板上有 UART 转 USB 芯片，可以把处理器的内存映射串口输出接上去，这样跑程序的时候能在电脑终端看到打印信息。
# vivado 约束片段 - 时钟与复位 set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] create_clock -period 10.000 -name sys_clk [get_ports clk] set_property PACKAGE_PIN J15 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n]这段约束把clk绑到 E3 引脚，周期 10ns 对应 100MHz。单周期处理器的关键路径通常落在 ALU 或者指令存储器输出到寄存器堆写回这条链上，100MHz 能不能跑满要看综合报告里的时序裕量。如果时序不收敛，先把时钟降到 50MHz 试试，别一上来就死磕频率。复位按键绑到 J15，注意是低电平复位还是高电平复位，和 RTL 里的rst_n极性保持一致，否则上板之后 PC 永远不跳。
综合完成后生成比特流，用硬件管理器下载到 FPGA。如果板子上有 LED，可以先写一个最简单的汇编程序：把某个立即数写到 GPIO 映射的地址上，观察 LED 亮灭。这一步能跑通，说明取指、译码、执行、写回整条通路都活了。
3.3 用汇编程序验证指令覆盖度
上板跑通 LED 之后，别急着庆祝，写一段覆盖所有 RV32I 指令的测试程序。我一般会按指令类型分组：算术指令一组、逻辑指令一组、移位指令一组、加载存储一组、分支跳转一组。每组跑完把结果写到内存固定位置，再用仿真或者串口读出来比对。
# test_all.S - RV32I 指令覆盖测试片段 .section .text .globl _start _start: li x1, 0x12345678 # lui + addi 组合 li x2, 0x0000000F add x3, x1, x2 # 算术 sub x4, x1, x2 and x5, x1, x2 # 逻辑 or x6, x1, x2 xor x7, x1, x2 sll x8, x1, x2 # 移位，注意 x2 低 5 位有效 srl x9, x1, x2 sra x10, x1, x2 slt x11, x1, x2 # 比较 sltu x12, x1, x2 sw x3, 0(x0) # 存储到地址 0 lw x13, 0(x0) # 加载回来 beq x3, x13, pass # 分支 j fail pass: li x14, 0xCAFEBABE # 成功标志 sw x14, 4(x0) fail: j fail # 死循环这段汇编里li是伪指令，汇编器会展开成lui加addi。sll、srl、sra的移位量只取x2的低 5 位，这是 RV32I 规范定的，写测试的时候如果移位量超过 31 会得到意料之外的结果。sw和lw用x0作为基址寄存器，因为x0恒为 0，这样地址就是立即数偏移。跑完之后读地址 4 的值，如果是0xCAFEBABE说明大部分指令都对了。分支指令的测试要特别小心，beq跳转目标算错的话程序会跑飞，仿真时看 PC 波形最直观。
4. 避坑与排查：单周期处理器最容易翻车的五个地方
4.1 现象：仿真时寄存器堆写入值始终为 X
原因：寄存器堆的读数据端口没有处理写后读冲突，或者复位时没有初始化。单周期里同一条指令不会同时读写同一个寄存器，但 testbench 如果在复位释放前就采样，会读到未初始化的 X 态。解决：在寄存器堆里加复位逻辑，把所有寄存器初始化为 0，或者在 testbench 里等几个周期再开始检查。
4.2 现象：分支指令跳转地址差一条指令
原因：B 型或 J 型立即数的拼接顺序写错，或者 PC 计算时忘了加基址。B 型指令的跳转目标是PC + 立即数，不是PC + 4 + 立即数。很多人把 PC+4 和跳转目标搞混，导致跳转偏移差 4 个字节。解决：对着指令集手册把立即数拼接和 PC 计算逻辑逐位核对，仿真时打印 PC 和立即数。
4.3 现象：上板后 LED 不亮，但仿真波形正常
原因：引脚约束文件里的引脚号写错，或者时钟约束没加导致综合工具把逻辑优化掉了。还有一种可能是复位按键极性反了，处理器一直处于复位状态。解决：检查约束文件里每个端口的 PACKAGE_PIN 和 IOSTANDARD，用万用表量一下按键按下时引脚电平。综合报告里看有没有 "unconnected" 或 "optimized away" 的警告。
4.4 现象：加载指令 lw 读出来的数据字节序反了
原因：RV32I 是小端序，低字节存在低地址。如果你的内存模型或者外设是按大端序组织的，lw读出来的字会字节颠倒。解决：确认内存初始化文件和 FPGA BRAM 的字节使能配置，$readmemh读入的字默认按小端序解释，但如果你手动拼接字节就要注意顺序。
4.5 现象：综合后时序不收敛，频率上不去
原因：单周期处理器的关键路径通常是 ALU 到寄存器堆写回，或者指令存储器输出到控制单元。如果组合逻辑层数太多，100MHz 跑不动很正常。解决：先降频到 50MHz 验证功能，然后在关键路径上插入寄存器做流水线切割，或者用综合工具的重定时选项。别为了追频率把功能改崩了，先跑通再优化。
5. 进阶玩法：用单周期核跑 C 程序与自定义指令扩展
把 RV32I 基础指令跑通之后，你可以试着让它跑 GCC 编译出来的 C 程序。这需要链接脚本把代码段定位到指令存储器基址，数据段定位到数据存储器基址。常见做法是用riscv32-unknown-elf-gcc编译时加-nostdlib -T link.ld，链接脚本里定义MEMORY区域和SECTIONS。跑 C 程序会用到栈指针sp，所以复位后第一件事是把sp设到数据存储器的高地址端，否则函数调用一压栈就写飞了。
/* link.ld - 单周期处理器链接脚本 */ MEMORY { IMEM (rx) : ORIGIN = 0x80000000, LENGTH = 16K DMEM (rw) : ORIGIN = 0x80004000, LENGTH = 16K } SECTIONS { .text : { *(.text*) } > IMEM .data : { *(.data*) } > DMEM .bss : { *(.bss*) } > DMEM }这个链接脚本把指令放在0x80000000，数据放在0x80004000，两个区域不重叠。参数上LENGTH要和你 FPGA 上 BRAM 的实际大小匹配，写大了综合会报错。启动代码里要手动初始化sp到0x80008000，也就是数据段的末尾。
自定义指令扩展是单周期核另一个好玩的地方。比如你想加一条crc32指令做硬件加速，只需要在译码逻辑里给一个未使用的 opcode 分配功能，在 ALU 里加一个 CRC 计算模块，然后重新综合。因为单周期没有流水线冲突，加指令的成本比流水线低得多。我一般会先用custom-0到custom-3这四个 opcode 空间做实验，它们不会和标准指令冲突。
验证自定义指令的时候，写一个 C 程序用内联汇编调用新指令，对比软件实现和硬件实现的结果。如果结果一致，说明扩展成功。从那以后我每次加新指令，都会强制走一遍「仿真波形 → 上板跑分 → 对比软件结果」这三步，少一步都可能埋雷。希望这份单周期处理器的拆解能帮你少走点弯路，把课本上的数据通路真正变成能跑起来的电路。
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