FPGA信号发生器完整设计：DDS相位累加器到PCB实现

简介：面向FPGA开发者与数字电路学习者的信号发生器设计方案，可输出正弦波、三角波、方波，并支持幅度与频率实时控制。整份设计以模块化方式呈现，顶层实体电路图清晰划分矩阵键盘、频率主控制、相位累加器、LCD1602显示、波形ROM存储、信号选择、幅度调制、频率调制等子模块，每个模块均由程序模块生成，并附带VHDL和Verilog HDL两种语言源码，方便对比不同编码风格与移植到常用开发板。压缩包约12.27MB，内含原理图、PCB设计文件及程序工程，覆盖从逻辑设计到硬件实现的完整流程。借助矩阵键盘可设定目标频率与幅度，LCD1602同步显示当前工作参数，波形输出稳定，适用于实验室信号产生、课程设计、毕业设计以及FPGA进阶实战。目前已有259人学习下载，是理解DDS直接数字频率合成原理和模块化设计思想的实用参考。

1. 从一段DDS代码到一块能出波的板子：FPGA信号发生器为什么值得完整做一遍

容易把“FPGA信号发生器”误当成纯代码项目，实际上一块能用的信号源至少三层：FPGA里跑相位累加器与波形查找表，外面挂数模转换和运放调理，再配一块模拟部分画得干净的PCB。三层的分工很明确——程序决定能输出什么波形，原理图和PCB决定波形能不能干净地送到探头。开发板上正常、换了自己PCB就出锯齿的例子我见过不少，问题几乎都出在程序和板子脱节上。这套设计里的正弦波、三角波、方波，加上幅度与频率控制，正好覆盖从逻辑设计到硬件落地的完整闭环。适合打算把FPGA入门做成“能交付一整块板子”的人，也适合需要一台几十赫兹到几十千赫兹可调信号源来折腾ADC或伺服控制的工程师。

2. DDS架构与波形生成：正弦波、三角波、方波为什么能共用一套逻辑

2.1 相位累加器与频率控制字：频率分辨率不是时间分辨率

如果直接把一整周期的采样点存在ROM里、按地址顺序读，输出频率就锁死在这一套采样点上了，想改频率只能换ROM内容，这在实时系统里根本不现实。直接数字频率合成（DDS）解决的正是这个问题：它不直接“选频率”，而是用一个相位累加器在每个时钟周期累加一个频率控制字（FCW），累加器溢出一次，波形就走过一个完整周期。输出频率的计算式是：

f_out = f_clk × FCW / 2^N

以50 MHz系统时钟、32位累加器为例，FCW每加1，频率只变化约0.0116 Hz。这意味着即便你在按键上连续按几千次，频率也是连续平滑地走，不会出现台阶感。要是图省事用16位累加器，频率分辨率会掉到762 Hz左右，做低频扫频时一按一个坎，完全没法看。所以相位累加器位宽是DDS方案的第一个关键参数，我一般直接上32位，ROM寻址再从高12位截取，既能保证调频精度，又不会让ROM资源爆炸。

相位截断这个事也顺带说清楚：32位累加器不可能全接到ROM地址上，通常取高12位寻址4096点。被截掉的低20位会引入杂散，但作为信号发生器而不是频谱仪参考源，这19位杂散经过输出滤波器以后基本看不见，完全够用。真正需要关心的反而是ROM点数和输出位宽的匹配，这个放到下一节讲。

2.2 用MATLAB生成正弦ROM的mif文件：点数、位宽与资源权衡

正弦查找表的常规做法是先在PC端把采样点算好，生成mif文件，再在Quartus里建ROM加载。这里给一段可以直接运行的MATLAB脚本，生成4096点、8位输出的正弦表：

depth = 4096; % ROM深度，对应一个完整正弦周期的采样点数 width = 8; % 输出位宽，8位对应0~255单极性输出 t = (0:depth-1) / depth; % 归一化时间轴，0到(1-1/depth) sin_tbl = round(127 * sin(2*pi*t) + 128); % 映射到1~255，避开0和256 sin_tbl(sin_tbl > 255) = 255; sin_tbl(sin_tbl < 0) = 0; fid = fopen('sin4096.mif', 'w'); fprintf(fid, 'WIDTH=%d;\n', width); fprintf(fid, 'DEPTH=%d;\n', depth); fprintf(fid, 'ADDRESS_RADIX=HEX;\n'); fprintf(fid, 'DATA_RADIX=HEX;\n'); fprintf(fid, 'CONTENT BEGIN\n'); for i = 1:depth fprintf(fid, '\t%X : %X;\n', i-1, sin_tbl(i)); end fprintf(fid, 'END;\n'); fclose(fid);

这段脚本的核心是把正弦值抬到1~255而不是0~255，原因在于后级DAC如果是单极性输出，0和255分别对应负满幅和正满幅附近，把最小值设为1可以避免DAC输出进入极其接近地的非线性区。ROM深度选4096而不是2048，是因为12位寻址刚好对齐相位累加器截取的高12位，省掉一次地址换算；在Cyclone IV这类芯片上，4096×8bit的ROM只占一个M9K块，资源成本可以忽略。

在Quartus里建ROM的路径是IP Catalog里的ROM: 1-PORT，设置好位宽和深度后直接把mif文件加载进去；如果用的是Vivado，换成Block Memory Generator加载coe文件，MATLAB里改一下文件头格式就行。网上常见的EGO1开发板教程会把数码管和LED都点亮，但落到自己做板时，核心其实只有这个ROM和后面那几行状态逻辑。

2.3 三角波和方波不占ROM：组合逻辑直接映射相位

正弦波必须查表，三角波和方波却完全不需要ROM，直接从相位累加器的高位映射过去，这是三个波形能共用一套频率控制逻辑的关键。三角波的本质是相位镜像：相位前半周期幅度线性上升，后半周期线性下降。

// 12位相位 phase[11:0]，取最高位区分前后半周期 wire [10:0] half_phase = phase[10:0]; wire [7:0] tri_o = phase[11] ? (~half_phase[10:3]) : half_phase[10:3];

当phase最高位为0时，输出随半周期线性上升；最高位为1时，输出取反后线性下降，正好在0~255之间形成三角波。方波更简单，直接取相位最高位输出0或255：

wire [7:0] sqr_o = phase[11] ? 8'd255 : 8'd0;

最后用一个二选一多路器把三路波形送到幅度控制级。这样设计的收益很直观：三种波形的频率分辨率、相位累加器、幅度控制完全共用，切换波形只改最后一个mux的选择端。如果以后想加锯齿波、梯形波，也只需要在映射函数里加一个分支，DDS核本身一行不用动。

3. Verilog实现频率与幅度控制：三个可以直接抄的核心模块

3.1 参数化DDS核：相位累加器、ROM查表与波形选择

下面的sig_dds模块是整台信号发生器的计算核心，参数化写法方便在不同工程间复用，也便于在Vivado和Quartus之间移植。波形选择用2位信号控制，00正弦、01三角、10方波：

// sig_dds.v —— 参数化DDS波形发生核 module sig_dds #( parameter ACC_W = 32, // 相位累加器位宽 parameter PHASE_W = 12, // 相位寻址位宽，对应ROM地址线 parameter DATA_W = 8 // 波形数据位宽 )( input wire clk, // 50MHz系统时钟 input wire rst_n, // 低电平复位 input wire [ACC_W-1:0] fcw, // 频率控制字，外部写入 input wire [1:0] wave_sel, // 00正弦 01三角 10方波 output reg [DATA_W-1:0] wave_out // 单极性波形，0~255 ); reg [ACC_W-1:0] phase_acc; wire [PHASE_W-1:0] phase = phase_acc[ACC_W-1 : ACC_W-PHASE_W]; // 相位累加器：每个时钟周期累加一次频率控制字 always @(posedge clk or negedge rst_n) begin if (!rst_n) phase_acc <= {ACC_W{1'b0}}; else phase_acc <= phase_acc + fcw; end // 正弦波查表：sin_ram 为Quartus/Vivado生成的ROM，加载sin4096.mif wire [DATA_W-1:0] sin_o; ram_sin #( .DATA_W(DATA_W), .ADDR_W(PHASE_W) ) u_sin_ram ( .clk (clk), .addr (phase), .dout (sin_o) ); // 三角波：相位最高位为0时上升，为1时镜像下降 wire [10:0] half_phase = phase[10:0]; wire [DATA_W-1:0] tri_o = phase[PHASE_W-1] ? (~half_phase[10:3]) : half_phase[10:3]; // 方波：直接取相位最高位 wire [DATA_W-1:0] sqr_o = phase[PHASE_W-1] ? {DATA_W{1'b1}} : {DATA_W{1'b0}}; // 波形选择多路器 reg [DATA_W-1:0] wave_mux; always @(*) begin case (wave_sel) 2'd0: wave_mux = sin_o; 2'd1: wave_mux = tri_o; default: wave_mux = sqr_o; endcase end // 输出寄存器：打一拍，保证DAC数据同步变化 always @(posedge clk or negedge rst_n) begin if (!rst_n) wave_out <= {DATA_W{1'b0}}; else wave_out <= wave_mux; end endmodule

相位累加器是纯粹的顺序逻辑，fcw在每个时钟上升沿累加一次，不需要额外的使能信号。波形选择用组合逻辑实现，最后输出寄存器打一拍是为了让DAC的8根数据线同步跳变，避免因为各引脚走线长度不一致导致DAC采到中间态。ROM例化部分在Vivado里要改成Block Memory Generator的IP核，在Quartus里则用ROM: 1-PORT，两者的功能完全相同，只是IP配置界面不一样。

3.2 频率控制字计算：从目标频率到FCW的一行换算

FCW的计算公式就是第二章那个式子的反推。目标频率1 kHz、系统时钟50 MHz、累加器32位时：

# f_target为目标频率(Hz)，f_clk为系统时钟(Hz)，2**32为累加器模数 fcw = round(f_target * (2**32) / 50e6)

把几个常用频率代入：1 kHz对应的FCW是85899，10 kHz对应858993，100 kHz对应8589934。反向验证也很简单，用上面的公式算出的FCW代回f_out = 50e6 × FCW / 2^32，误差在1 Hz以内，对信号发生器完全够用。注意FCW必须设成无符号数，相位累加器本身也是无符号累加，这样溢出时自然回绕，不需要额外处理。

我一般会把频率换算放在上位机或者单片机里做，FPGA只负责接收算好的FCW值。这样做的原因很实在：FPGA里做32位乘法再移位，时序上要额外处理，而且一旦目标频率超过几十kHz，中间变量很容易溢出，排查起来费劲。PC端用Python一行就算完，串口发过来的直接就是可以写进寄存器的数值，FPGA端FCW不落地，黑匣子少一个是一个。

3.3 幅度控制：数字乘法、取高位截断与直流偏置分离

幅度控制最常见的实现是让波形数据乘以一个0~255的幅度字节，把16位乘积的高8位作为输出。这段代码极其简短，但截断方向错了就会翻车：

// amp_byte 为外部传入的幅度控制字，0~255 wire [15:0] mult = wave_mux * amp_byte; wire [DATA_W-1:0] wave_amp = mult[15:8]; // 取高8位，不是低8位

取高8位意味着幅度字255时波形原样通过，幅度字128时波形幅度减半。如果误取mult[7:0]，小幅度时输出会变成一段乱七八糟的低位噪声，这是“调幅度失灵”最常见的代码级原因。另一个关键点是直流偏置不能在这个乘法器里做——如果把波形抬到128再乘幅度字，乘完以后偏置也被衰减了，输出波形会在低幅度时整体往下掉。正确的做法是让乘法器只处理交流部分，直流偏置放到后级运放电路里加，这样幅度调节只影响信号的交流摆幅，不影响直流工作点。

幅度控制字来自哪里按场景分：面板上用旋转编码器或按键步进控制，每一格对应幅度字加8，按下一次输出大约变化3%；自动测试场景则通过UART直接下发0~255的数值。两种情况都不需要改DDS核，只要在顶层模块里把amp_byte这个寄存器的赋值逻辑换掉。

3.4 用按键或串口设置频率：消抖、步进参数与ASCII指令

按键方案的关键在于消抖。机械按键按下和释放的瞬间会有长达10~20 ms的抖动，如果不处理，按一次可能触发几十次累加，频率直接飞出去。常规做法是一个20 ms窗口的计数器：

// 按键消抖与单次触发：按下持续20ms后只产生一个时钟脉冲 reg [19:0] cnt; reg key_reg, key_pulse; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 20'd0; key_reg <= 1'b1; end else begin if (key_in != key_reg) begin cnt <= 20'd0; // 按键状态变化，重新计时 key_reg <= key_in; end else if (cnt < 20'd1_000_000) begin cnt <= cnt + 1'b1; // 20ms@50MHz = 1_000_000个时钟 end else begin key_pulse <= 1'b1; // 抖动窗口结束，产生有效脉冲 end end end

计数窗口设成1_000_000正好对应20毫秒，抖动期间的毛刺会让计数器反复清零，只有电平稳定超过20毫秒才会产生有效脉冲。频率步进则按档次切换：默认每按一次FCW加85899（对应1 kHz步进），长按切换成100 Hz步进，这需要给按键加一个长按检测分支，思路和消抖计数器一致，只是把窗口拉长到1秒。

串口方案更省IO也更好调试。常见做法是让FPGA实现一个最简单的UART接收，只解析可读ASCII字符串，指令格式约定为F开头的频率指令、A开头的幅度指令。网上常说的“FPGA实现串口发送ASCII字符串”在这里反向用一下——FPGA接收ASCII字符串并转成内部寄存器值，串口调试助手直接就能当面板用。解析器只认前缀字符，不认识的指令直接丢弃，避免一帧错位导致频率乱跳。这套逻辑用状态机写，三个状态分别对应等待帧头、接收数字、写入寄存器，省掉一个完整UART IP核的复杂配置。

4. 原理图与PCB：把DAC输出变成能稳定送进示波器的信号

4.1 DAC选型：R-2R网络、并行DAC芯片与SPI方案的取舍

FPGA输出的8位数据必须经过数模转换才能变成模拟波形。三种常见方案各有适用场景，先看对比：

信号发生器要持续输出连续波形，DAC需要每个时钟周期都更新一次数据。SPI方案每帧要传16位控制字加16位数据，更新率被限制在几百kHz量级，做1 kHz正弦勉强，做100 kHz正弦就不行了。所以“输出连续波形”这个需求几乎把选择锁定在R-2R或并行DAC上。

R-2R网络的优点是元件只需要电阻，缺点是精度完全取决于电阻匹配度。8位R-2R至少用1%精度电阻，想波形上台阶干净、毛刺小，建议直接上0.1%的精密电阻排。并行DAC芯片内部自带解码网络，电阻匹配由芯片保证，波形质量更稳定，但需要额外焊接一片DIP或SOIC芯片。我的建议是：第一次做板不想引入太多变量，用R-2R；如果对波形失真有要求，直接上DAC0800类并行芯片，省掉后面排查电阻精度的时间。

4.2 运放与滤波器：电流转电压、双极性输出与低通参数

DAC0800这类电流型DAC输出的是电流，必须接运放转成电压。单极性输出最简单——运放接成跨阻放大，输出0~5 V或0~3.3 V，但正弦波会被抬到直流电平之上，示波器上看到的是带直流的波形。想要干净的交流正弦，必须做双极性转换。

常见做法是运放后端接一个反向加法器，把DAC输出的单极性信号减去一个基准电压，得到-2.5 V到+2.5 V的摆幅。运放选型上，我一般用轨到轨、带宽至少是最高输出频率10倍的型号，比如OPA2350或MCP6002，5 V供电下都能输出接近满幅的电压。若目标最高频率100 kHz，运放带宽选1 MHz以上的就够；不要盲目上高速运放，带宽过高反而容易放大DAC的采样毛刺。

输出滤波器只需一阶RC低通，截止频率取最高输出频率的5到10倍。比如最高输出100 kHz，RC截止频率设在500 kHz到1 MHz，只滤掉DAC的采样台阶，不让它影响信号本身。RC参数按截止频率f = 1 / (2 π R C)反算，取R=330 Ω、C=1 nF时截止频率约482 kHz，这个组合在常用阻容值里正好合适。滤波器阶数不要超过二阶，无源RC加一阶有源就够，再多阶会引入明显的相位滞后，高频正弦会被拉成奇怪的形状。

4.3 电源、去耦与接地：模拟数字分区、过孔参数与IO配置

电源拓扑直接影响波形噪声。FPGA核心用3.3 V，尽量用低噪声LDO（AMS1117-3.3可以，但想要波形底噪更好看，换RT9013这类PSRR更高的LDO）。DAC和运放如果共用5 V，基准电压必须单独处理——用一个TL431或REF3330产生精密基准，给DAC的Vref供电，并在基准输出脚加10 μF钽电容并联100 nF陶瓷滤波。别直接拿电源正极当基准，电源纹波会原封不动调制到波形幅度上。

接地是这块板子最需要花心思的地方，也是所谓的“玄学”重灾区。原则只有一条：数字电流和模拟电流的返回路径不能交叠。FPGA的IO翻转、时钟缓冲属于数字地，DAC输出和运放属于模拟地，两块地在DAC芯片底下单点汇接。PCB上把地平面用电感或0 Ω电阻分隔开，模拟区域放置在板边远离数字区域。如果板面实在小，至少保证R-2R电阻网络、运放、输出接口这一条链路底下没有数字走线穿过。

过孔和机械孔参数按常规走就行：M2安装孔外径4.0 mm、孔径2.2 mm；普通信号过孔内径0.3 mm、外径0.6 mm、环宽0.15 mm，覆铜区散热过孔可以放大到内径0.5 mm。FPGA的DAC数据输出脚要约束在同一Bank内，避免跨Bank带来的时序偏差。关于IO配置，时钟输入脚可以开hysteresis input mode增强抗干扰，普通数据输出脚不需要，保持默认推挽输出、slew rate设为慢速挡，能明显减少波形边沿的振铃。

4.4 出PCB前的检查清单：原理图、PCB与焊接顺序

焊接顺序上，我习惯先焊电源部分，上电量LDO输出电压；再焊DAC和运放，量运放静态输出是否在中点；最后焊FPGA和下载接口。这样一旦出问题，可以快速定位是电源问题还是模拟链路问题，不至于一上来就面对一整块不工作的板子。用嘉立创EDA画这类双层板，DRC里注意打开“地平面连通性检查”和“最小间距检查”，出板前跑一遍，能拦下大部分低级错误。

5. 联调避坑：从烧录到示波器出波之间最容易翻车的5个问题

5.1 现象：程序烧录成功，示波器却只有一条恒定直流电平

这是最常见的翻车现场。烧录成功只代表FPGA正常工作，不代表数据真的走到了DAC输出。原因通常有两个：一是顶层模块里DAC输出引脚没有做引脚分配，Quartus默认把未分配引脚保持为高阻态；二是运放虚焊或反馈电阻开路，DAC有输出但运放没能转成电压。

解决思路是分两步定位：第一步在FPGA里写一个最简测试代码，让DAC数据线固定输出255，用万用表量DAC输出脚电压，正常应接近基准电压；第二步量运放输出端，如果DAC有电压而运放输出不对，问题在运放电路。这个自检代码三五分钟就能写完，却能省掉一整晚的瞎猜。以后每次改板，我都先跑这个常数输出测试，再上波形程序。

5.2 现象：正弦波只剩上半周，下半周被削平

示波器上看到正弦波只有正半周，负半周是一条直线。原因几乎都是DAC输出的单极性信号没有做双极性转换，或者运放是单电源供电，无法输出负电压。ROM里查出来的是0~255的单极性序列，DAC输出也是0~Vref，如果不做电平移位，波形自然只在上半部分。

解决方法是加一个运放减法器电路，把DAC输出减去Vref/2，得到正负对称的摆幅。也可以用交流耦合电容串在输出端，把直流成分滤掉，但这样低频会衰减，10 Hz以下的正弦波幅度会明显下降。想做低频输出就必须用减法器而不是耦合电容。

5.3 现象：方波顶部振铃严重，正弦波有毛刺

方波边沿上能明显看到一串衰减振荡，正弦波则像蒙了一层细沙。原因有两类：FPGA引脚输出边沿太陡，信号在传输线上反射；或者R-2R电阻精度不足，电阻误差导致DAC输出电压在每个码位跳变处出现毛刺。

解决方法是先在FPGA引脚约束里把slew rate设为慢速挡，输出串33 Ω电阻做阻抗匹配；再用示波器10×探头测试，1×探头在100 MHz带宽下本身就会给方波加振铃。如果毛刺还明显，换0.1%精度的电阻排。这几个措施按顺序做，通常能解决八成以上的波形质量问题。

5.4 现象：按按键频率应该升到10 kHz，实际却乱跳或完全不变

按键按下去频率狂跳，或者按了没反应。前者基本是消抖没做或者消抖窗口太短，机械抖动被当成多次按键；后者要查FCW的计算与写入路径，常见问题是FCW值在32位乘法时溢出，或者按键脉冲没有真正到达FCW寄存器。

解决方法是把消抖窗口设为20 ms，也就是50 MHz下计数器计到1_000_000才产生脉冲；FCW计算用64位中间量——先算目标频率×2^32，再除以50e6，得到的结果再赋给32位寄存器。如果还不行，用SignalTap逻辑分析仪抓内部FCW寄存器和按键脉冲，看按键按下时脉冲是否真的产生了。内部信号用逻辑分析仪看，比示波器量引脚更直接，这是调FPGA的常规手段。

5.5 现象：幅度调节失灵，或者低幅度时噪声大

调幅度时输出幅值不变化，或者调小时波形变成一团噪声。前者通常是幅度乘法器取错了截断位——把16位乘积的低8位当成输出，低幅度时全是无效低位；后者是直流偏置被乘法器一起衰减了，或者基准电压噪声太大。

解决方法是把乘法器输出改为取高8位，同时确保直流偏置在运放电路端加入，不在FPGA内部加。基准电压用REF3330单独供给，在基准引脚加100 nF陶瓷电容去耦。数字乘法器只处理交流波形成分，模拟电路负责直流工作点，两者职责分开，幅度控制才线性。这也是这块板子上“数字逻辑”和“模拟电路”最容易打架的地方，排到最后往往就是基准电压或截断位的问题。

6. 让信号源更实用：UART在线改频改幅与频幅校准的收尾技巧

到这里，一块能出正弦波、三角波、方波，能按键调频率和幅度的信号发生器已经能跑了。但有一个细节会让它从“能出波”变成“好用”：在线配置协议和幅度校准。

我习惯把UART指令设计成这种格式：

FPGA端只需要一个极简UART接收状态机，识别逗号前的字母和逗号后的数字。频率值由上位机先换算成FCW再下发，FPGA端只做字符串转数字和寄存器写入。这个设计的好处是调参不需要按键，PC端串口助手发一条指令就能完成，批量扫频测试时效率比按键高一个量级。

幅度校准值得做一次：用示波器实测各幅度字对应的输出电压，画一条幅度字与实际电压的曲线。R-2R或DAC0800的线性度通常很好，但运放的失调电压会让低幅度段出现几十毫伏的偏差。如果对精度有要求，在软件里做一段线性修正即可，不用改硬件。

最后说一个我栽过的跟头：曾经为省一个偏置电阻，让FPGA在乘法器里同时叠加直流偏置，结果调幅度时波形整体偏移，查了整整一下午，最后发现是数字域做偏置和模拟域做偏置的本质差异。从那以后，数字部分只处理交流波形，所有直流工作点一律交给运放电路，这个习惯帮我省掉了无数后续调试时间。希望这篇能帮你少走一些弯路。

如果你也打算做这块板子，按DDS核、DAC链路、模拟调理的顺序逐步点亮，信号源就能稳定地工作很多年。希望帮到你。

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