低K基板LTCC带通滤波器：T型拓扑与HFSS建模避坑

简介：面向LTCC滤波器初学者及电子通信专业学生、工程师，这份PDF教程结合电路原理与三维设计方法，借助Ansoft Designer和HFSS说明LC带通滤波器的设计流程，帮助读者建立指标分析、元件取值与电磁仿真之间的联系。压缩包内为1个PDF文件，大小约3.01MB。正文以第四章“LC带通滤波器的设计与仿真”为主体，先综述多款LC及LTCC带通滤波器案例与性能指标，再讲解基础理论、LC谐振器、等效电路法及原型电路选择，并对电容耦合Π型、电感耦合Π型、电容耦合T型、电感耦合T型等结构的特点及其与LTCC基板介电常数的适配关系进行比较。读者可据此理解中心频率、带宽、插入损耗、带外抑制等指标的设计取舍，熟悉HFSS建模与仿真优化思路。已有4085人学习，适合作为课程学习与入门实践的参考。

1. 一颗 1200MHz 滤波器的成败，在打开 HFSS 之前就定了大半

LTCC 带通滤波器的设计，很多人以为流程是：打开 HFSS，画三维模型，扫参数，看 S 参数达标就收工。真正决定成败的那一步在软件之外——先选哪一种 LC 原型拓扑。拿一份具体的指标来说：中心频率 1200MHz、带宽 400MHz、f0±480MHz 处抑制大于 50dB、驻波小于 1.5、中心插损小于 1dB。这组数字看着温和，落到介电常数只有 5.9 的低介电常数生带上就会立刻分裂：低 K 基板上平行板电容做不大，做大了面积起飞、寄生电感把自谐振频率拽下来；而 Π 型拓扑的并联谐振腔又偏偏要求电容大、电感小，两个约束顶死，后面怎么优化都是拆东墙补西墙。所以这份讲 LC 带通滤波器设计的教程真正值得读的地方，不是菜单怎么点，而是它把"为什么是 T 型、为什么是这 15 层、为什么总高恰好 1.475mm"这条因果链摊开了。

2. 从低通原型到带通：LC 值到底是怎么被"算"出来的

2.1 归一化原型解决的其实是"复用"问题

直接对一个 1200MHz 的带通网络列方程求解，会得到一堆带量纲的复杂式子，换一个中心频率就得从头推一遍。工程上的做法是先退回到一个与频率、阻抗都无关的归一化低通原型：截止频率 1rad/s，端接阻抗 1Ω，只留下 g1、g2……gn 这样一串无量纲的元件值。这串数字只跟三件事有关——响应类型（巴特沃斯、切比雪夫、椭圆）、阶数 n、以及纹波指标。同一张 g 值表可以服务任意中心频率、任意带宽、任意阻抗的滤波器，这就是原型法能成为行业标准流程的根本原因。

从原型到实际带通要经过两步映射。第一步是频率变换，把低通的 Ω 轴掰成带通的两段，映射关系是 Ω = (1/FBW)·(f/f0 − f0/f)，其中 FBW = BW/f0 是相对带宽。第二步是阻抗缩放，把 1Ω 乘回 50Ω，把 1rad/s 乘回 ω0 = 2πf0。这两步都是纯代数，手算也行，但频点一多就容易错，我一般直接写成脚本。

注意那个映射式的形式：它用的是 f0/f 而不是 (f − f0)，这意味着带通滤波器的通带在几何尺度上是对称的，上下边沿满足 f_low × f_high = f0²。而实际指标往往按算术对称给出，两者会错开，错开的量直接决定了上下阻带谁先不达标。这个细节在后面的阶数反推里会咬人。

2.2 串联腔和并联腔：带通滤波器的两条腿

低通原型里只有两种元件：串联电感和并联电容。做完频率变换之后，串联电感变成串联的 LC 串联谐振支路，并联电容变成并联的 LC 并联谐振支路。物理图像很清楚：串联支路的阻抗是 j(ωL − 1/ωC)，在 ω0 处正好为零，相当于一根短路线，信号畅通；偏离 ω0 后阻抗迅速变大，把信号挡住。并联支路反过来，在 ω0 处导纳为零相当于开路，不让信号往地跑；偏离 ω0 后导纳变大，把信号短路到地。

一个 N 阶带通滤波器就是 N 个这样的谐振腔交替串并联，中间靠耦合元件连接。所谓"耦合"，本质是让相邻谐振腔之间发生能量交换：串联腔之间用并联的耦合电感或耦合电容连接，并联腔之间用串联的耦合电容连接。耦合强，带宽宽；耦合弱，带宽窄。这也是为什么在三维结构里，控制带宽的手段不是改电容值，而是改两个螺旋线圈之间的距离或者重叠面积——调的是耦合系数 k，不是谐振频率。

谐振腔自身的谐振频率由 L·C 的乘积定死，耦合系数由几何间距定死，这两件事在版图上是解耦的：改线宽主要动 L，改平板面积主要动 C，改间距主要动 k。理解这个解耦关系，参数扫描才不会瞎扫。

2.3 Q 值、相对带宽，以及为什么窄带滤波器插损一定难看

带通滤波器的 Q 值有两种，一种叫外部 Q（决定输入输出耦合强弱），一种叫无载 Q（决定谐振腔自身的损耗）。真正影响插损的是无载 Q，它由电感的欧姆损耗、趋肤效应、介质损耗共同决定。有一个粗略但好用的关系：通带内的最小插损大致与 1/(FBW·Q_unloaded) 成正比。FBW = 0.333 时，Q 值掉到 30，插损就会明显抬头；FBW = 0.02 的窄带滤波器，同样的 Q 值下插损能到 4~5dB。这解释了一份公开综述里那组数据为什么长那样：某款 300MHz 窄带 LC 滤波器，插损 4.94dB，1dB 带宽内驻波小于 1.5，270MHz 和 330MHz 处衰减分别是 56.38dB 和 60.38dB。窄带换来的高抑制，代价就写在插损那一栏里。

同样的道理反过来看 1200MHz、400MHz 带宽这个案例：FBW 高达 0.333，属于中等偏宽，插损指标定在 1dB 以内是有道理的，因为带宽宽，同样的无载 Q 分摊到每个腔上的损耗压力小。

真正麻烦的是带外抑制。指标要求 f0−480MHz（即 720MHz）和 f0+480MHz（即 1680MHz）两处都大于 50dB。把这两个频点代进映射式，会得到一个不太对称的结果：

import math f0, bw = 1200e6, 400e6 fbw = bw / f0 # 相对带宽 0.3333 def to_lowpass(f): """带通频点映射回归一化低通域，|Omega|=1 对应 3dB 边沿""" return (f / f0 - f0 / f) / fbw def cheb_atten(n, ripple_db, x): """n 阶切比雪夫在归一化频率 x 处的衰减(dB)，x>1 为阻带""" eps2 = 10 ** (ripple_db / 10) - 1 t0, t1 = 1.0, x for _ in range(n - 1): # 切比雪夫多项式递推 Tn=2xTn-1 - Tn-2 t0, t1 = t1, 2 * x * t1 - t0 return 10 * math.log10(1 + eps2 * t1 * t1) for f in (720e6, 1680e6): x = abs(to_lowpass(f)) need = [n for n in range(2, 9) if cheb_atten(n, 0.1, x) >= 50][:1] print(f"{f/1e6:6.0f} MHz Omega={x:5.2f} 50dB 所需阶数 -> {need}")

跑出来的 Ω 分别是 3.20 和 2.06。低通域里 Ω 越大衰减越深，所以 720MHz 那一侧是"富余"，1680MHz 那一侧才是瓶颈。按 0.1dB 纹波切比雪夫反推，Ω=3.2 处 5 阶就已经超过 50dB，而 Ω=2.06 处要 7 阶才够。这段代码的递推部分是三行切比雪夫多项式，参数 n 是阶数，ripple_db 是通带纹波，x 是归一化频率；输出的阶数是理论下限，工程上会引入传输零点或者改用准椭圆响应把阶数压下来，但在 6mm×4.2mm 的版图里塞 6~7 个谐振腔，已经是很紧的排布了。

决定元件值的那一步同样可以脚本化。原型 g 值只与阶数和纹波有关，5 阶 0.1dB 切比雪夫的一组标准值是 1.1468、1.3712、1.9750、1.3712、1.1468。带通变换后，串联腔的 L = g·Z0/(ω0·FBW)、C = FBW/(ω0·g·Z0)；并联腔的 C = g/(ω0·FBW·Z0)、L = FBW·Z0/(ω0·g)。代入之后会看到两组差别极大的数字：串联腔落在二十几 nH 配零点几 pF，并联腔落在一到十几 pF 配一到两 nH。

这两组数字就是后面所有麻烦的源头。二十几 nH 的螺旋电感在 1.2mm 厚的生带堆叠里要绕不少圈，圈数一多，寄生电容上来，自谐振频率往下掉；十几 pF 的平行板电容在 εr=5.9 的基板上，靠 93μm 的单层膜厚去凑，面积不会小。理论算出来的值和工艺能实现的值之间那道缝，就是第 3 章要填的。

3. Π 型还是 T 型：低介电常数基板下的拓扑抉择

3.1 四类原型电路的谐振腔差异

低通原型变换到带通之后，元件排列方式有四种常见组合：电容耦合 Π 型、电感耦合 Π 型、电容耦合 T 型、电感耦合 T 型。名字里的 Π 和 T 说的是网络形状，本质区别在于谐振腔站在串联支路还是并联支路。

Π 型的两条竖腿是并联谐振腔，横梁是耦合元件。并联腔意味着谐振时它对地呈现高阻，信号从横梁上走过去。T 型反过来，谐振腔站在串联支路上，横梁变成并联的耦合元件。这个结构差异直接决定了谐振腔里 L 和 C 的比例：并联腔要维持高阻，C 得大、L 得小；串联腔要维持低阻，L 得大、C 得小。

而 LTCC 工艺对 L 和 C 的"可制造范围"是不对称的。电容靠平行板做，容值正比于面积除以介质厚度，面积受版图限制、厚度受单层膜厚限制，所以容值有上限；做大了还有寄生电感，自谐振频率往下掉，电容就不再是电容。电感靠垂直螺旋做，感值正比于圈数平方，圈数可以堆，但每多一圈就多一份串联电阻和层间寄生电容，Q 值往下掉。也就是说：电容做不大，电感做不小，而且是"做大容易、做好难"。

3.2 电容做不大、电感做不小时，谁先崩

Π 型的并联腔需要大电容，这跟低 K 基板的短板正面撞上。要在 εr=5.9 的基板上做出十几 pF，平板面积得铺得很大，铺大之后寄生电感上去，自谐振频率可能掉到工作频率附近，电容在高频段开始呈现感性，滤波器响应整个变形。想绕开这个坑只有两条路：要么用电感换电容，把并联腔的 L 做大——但并联腔的 Q 主要由电感决定，因为并联谐振时电流主要在电感和它的寄生电阻里循环，L 一大，串联电阻和趋肤损耗跟着涨，无载 Q 掉下来，插损立刻抬头。有文献里加工实测性能不理想的案例，主要原因就是电感取值过大。

T 型的处境完全相反。串联腔需要大电感、小电容，大电感在 LTCC 里靠多层螺旋堆得出来，小电容只要一小块平板，面积小、寄生小、自谐振高。串联腔的 Q 由 L/C 的比值和回路电阻共同决定，但电容这一侧不再是瓶颈，工艺窗口一下就打开了。原文里的判断是"串联谐振腔的 Q 值主要由电容决定，对电感的 Q 值没有影响"，这句话从工程角度读更顺：串联腔里电容值极小，它的寄生和损耗对整体 Q 的边际影响更大，而电感虽然绝对值大，但因为腔体阻抗低，电流路径上的损耗被分摊掉了。不管怎么表述，结论是一致的——低 K 基板配 T 型。

反过来看高 K 基板。εr 高意味着同样面积能做出大得多的容值，电容不再是短板，Π 型的并联腔反而如鱼得水，而且并联腔对电感的低 Q 更宽容。这就是为什么同一套原型理论，换一种材料就得换一种拓扑。

3.3 把工艺约束翻译成一张选型表

原文给过一张对照表，把四类原型和基板介电常数的匹配关系列清楚了。整理成下面这样更好读：

表格里最值得琢磨的是最后两列的措辞差异："不适合"和"极适合"是同一件事的两面。低 K 基板上 T 型不只是"能用"，而是"必须用"；高 K 基板上 Π 型同理。中间那两档"适合"则留了余地——取决于耦合元件是电容还是电感，哪个更容易在版图上实现。

这张表还解释了一个常被忽略的问题：为什么很多 LTCC 滤波器教程一上来就讲材料介电常数。不是凑篇幅，是因为介电常数直接决定了电容的能量密度，而电容的能量密度又决定了你只能选哪种拓扑，拓扑再决定版图长什么样。选错材料，后面所有优化都是在错误的地基上盖楼。

回到那个 1200MHz 的案例，它用的生带 εr=5.9、损耗角正切 0.002、单层膜厚 93μm，典型低 K 体系，所以走的是串联腔路线。这个选择不是偏好，是被材料逼出来的唯一解。

4. 三维落地：螺旋电感、平板电容与 15 层叠层账本

4.1 垂直螺旋电感的感值与自谐振

平面螺旋电感在 LTCC 里被掰成了立体：线圈分布在多个印刷层上，层与层之间用通孔连接，形成垂直螺旋。这么做的好处是同样的版图面积下能堆出更多圈数，感值密度高；坏处是层间寄生电容随圈数线性增长，而感值随圈数平方增长，两者赛跑的结果是自谐振频率随圈数增加而下降。工作频率必须留在自谐振频率的足够下方，一般要求 SRF 至少是 f0 的两倍以上，否则电感在高频段已经变成电容，滤波器响应直接失效。

通孔是另一个隐藏变量。每个通孔贡献一小段串联电感和电阻，圈数多的时候这些寄生会累加。原文在讨论电容时专门提到"为了减少通孔的影响，一般选用单层介质、两层金属的单层电容"，同样的逻辑适用于电感：能用少层实现的，就不要为了凑感值硬堆。

版图上能调的旋钮其实只有几个：线圈的线宽 W、线间距 s、圈数、螺旋的边长 Ls、以及层间错位的偏移量 Lx。线宽影响串联电阻和自谐振，间距影响相邻圈的耦合电容，圈数影响感值，边长影响面积占用。这几个变量在 HFSS 里全部设成局部变量之后，才有资格谈优化——把尺寸画死再想扫参，只能推倒重画。

4.2 平行板电容的容值与它的寄生

MIM（金属-绝缘体-金属）电容的结构简单到不能再简单：上下两块金属板，中间夹一层或者几层生带。容值 C = ε0·εr·A/d，面积 A 和介质厚度 d 是仅有的两个自由度。厚度由单层膜厚锁死（93μm），想增大容值只能扩面积，而面积一扩，极板的串联电阻和边缘寄生电感就跟着涨，自谐振频率下降。

这就是低 K 基板上做大电容的真实代价：不是做不出来，是做出来之后它已经不像个电容了。所以设计时的顺序应该是反的——先算出需要的容值，再看在这个容值下，用几层介质、多大面积、什么形状能做到 SRF 满足要求，如果做不出来，就回头去改拓扑或者改指标，而不是硬着头皮铺一块大板子。

案例里的电容参数给得很具体：Lc1=1.7mm、Wc1=2.2mm、Lc2=1.1mm、Lc3=2.1mm、Wcb=0.2mm，都是百微米到毫米量级的矩形。这种尺寸的极板在 1.2GHz 上边缘效应已经不可忽略，纯解析公式算出来的容值只能当起点，最终值必须靠全波仿真收敛。

4.3 1.475mm 这个总高是怎么算出来的

案例最值得对照的一段，是叠层账本。15 层陶瓷、8 层印刷，总高 1.475mm。这个数字不是拍出来的：

n_ceramic = 15 # 陶瓷生带层数 t_ceramic = 0.093 # 单层生带烧结后厚度 mm n_print = 8 # 银浆印刷层数 t_print = 0.010 # 单层印刷厚度 mm H = n_ceramic * t_ceramic + n_print * t_print print(f"总高 = {H:.3f} mm") # 1.475 mm print(f"金属层占比 = {n_print*t_print/H*100:.1f}%")

三层数字对上了：15×0.093 + 8×0.010 = 1.395 + 0.080 = 1.475mm。这段账本的意义在于，它把"设计"和"工艺"之间的对应关系显式化了——层数不是随便定的，每一层要么贡献介质厚度（影响电容值和耦合），要么贡献一层金属图形（影响电感圈数和耦合面积）。金属层占比只有 5.4%，看着不起眼，但这 80μm 决定了 8 层图形能不能排得下。

叠层顺序同样是被约束出来的。电感要占多层，电容只要两层，两者的层位置一旦冲突，就得把电容挪到堆叠的顶部或者底部，用通孔引下来。通孔一多，寄生又上来。这个循环在 LTCC 设计里反复出现，唯一的解法是尽早把层分配定下来，别等到版图画完才发现某层不够用。

案例的整体尺寸 6mm×4.2mm×1.475mm，比例上是个扁平的方块。这个形状本身就说明了 LTCC 的取向：面积上省，高度上不省。跟 PCB 上的分立 LC 比，优势在于把三维空间用起来了；跟腔体滤波器比，优势在于能做进手机主板。

4.4 HFSS 里的全变量建模和端口处理

建模流程本身没什么玄学，但有两个习惯必须在第一步就养成。

第一个是单位。HFSS 默认单位不一定是毫米，模型建到一半发现单位错了，所有坐标全废。开工第一件事是 Modeler → Unit 改成 mm，并且在 Modeler Options 里勾上新建图元自动弹属性窗，这样每画一个盒子就能立刻设材料、设坐标，不用回头补。

第二个是变量。案例里那一长串 L=4.2、W=6、W1=0.32、L1=2、Ls1=2、Lx1=0.7、s1=0.6、s2=0.4、r1=0.15、W2=0.15、Lb=0.05、H=15·er_H+8·s_H、er_H=93um、Wcb=0.2、Lc1=1.7、Wc1=2.2……看着繁琐，但每一个都对应版图上一个能调的几何量。H 这个变量写成表达式而不是常数 1.475，是整份建模里最聪明的一处：层厚一改，整个堆叠自动跟着变，不用去逐个改每个盒子的 Z 坐标。

端口是另一个高频翻车点。集总端口和波端口的选择取决于结构：如果端口面能覆盖整个传输线截面，用波端口，阻抗定义准；如果结构紧凑只能点接触，用集总端口，但要注意端口面的尺寸和积分线方向。案例里用 Silver 材料做了 IN 和 IN_1 两个盒子相减再镜像，得到一对差分馈电结构，再用 PM、PM1 做等效隔离地，这是典型的 LTCC 端口处理手法——把接地过孔阵列等效成一块金属，减少网格量。

材料定义里，LTCC 设成 εr=5.9、tanδ=0.002，银浆设成理想导体或者带有限电导率的金属。这里有个容易忽略的点：银浆烧结后的实际电导率低于纯银，如果按理想导体仿真，插损会被低估，实测时对不上。

5. 避坑与排查：LTCC 滤波器仿真里最容易翻车的五件事

5.1 端口和边界这一类坑

现象：S11 曲线抖得厉害，插损比预期高好几个 dB，改网格也不收敛。

原因：空气盒离辐射体太近，边界反射污染了结果；或者波端口尺寸小于传输线截面，高次模被强行截断。1200MHz 在真空中的波长是 250mm，在 εr=5.9 的介质里是 103mm，空气盒每边至少留四分之一波长，也就是 60mm 以上。案例里器件本身才 6mm 长，空气盒要是按器件尺寸放大一两倍来设，必然出事。

解决：空气盒按 λ0/4 起步，辐射边界或者 PML 层套在外面；波端口面尺寸做到线宽的 5 倍以上，并且检查积分线方向是否从信号指向地。端口位置要和实测的参考面一致，不一致就做去嵌入，别拿仿真端口面直接对测试夹具的 SMA 头。

5.2 材料参数这一类坑

现象：仿真中心频率 1200MHz，实测跑到 1150MHz 或者 1250MHz，通带整体平移。

原因：介电常数用错了。生带厂商给的 εr 常常是 1MHz 下的值，到了 GHz 会下降几个百分点；烧结收缩率没考虑，版图按生坯尺寸画的，烧完缩了一圈，所有几何尺寸等比变小，频率往上跑。损耗角正切同理，低频测的值偏高，高频实测更小。

解决：用同批次生带做带状线或者谐振腔测试，反推工作频段的 εr 和 tanδ；版图按烧结后的目标尺寸设计，把 XY 收缩率折算进去；关键尺寸留调试余量，比如电感末端做几段可切断的调谐段。

5.3 建模流程这一类坑

现象：想优化某个参数，发现改不动，只能重画。

原因：建模时直接在 Command 页填了数字，没有引用设计变量。HFSS 的参数扫描只能扫变量，扫不了硬编码的坐标。

解决：所有几何尺寸走 Local Variables，能用表达式就用表达式，比如总高写成 15·er_H+8·s_H。材质厚度、层间距这类"不该变的"也建议设成变量，方便做敏感度分析。

5.4 收敛判断这一类坑

现象：网格加密一档，S 参数变化 0.5dB，再加密又变回来，不知道信哪个。

原因：只看了默认的 Delta S 收敛判据，没有做扫频步长检查，也没有在关键频点加收敛测试。窄带结构在谐振点附近的场变化剧烈，粗网格会把谐振峰削平。

解决：在中心频率和两个带边各设一个收敛测试点，要求连续两次自适应迭代的 S 参数差小于 0.02；扫频用插值扫描先粗扫，找到通带位置后再在通带内用离散扫描细化。别拿插值扫描的结果直接下结论。

5.5 指标理解这一类坑

现象：仿真通带很漂亮，带外抑制也够，一回推元件值发现电感要 20nH 以上，版图上根本排不下。

原因：只盯着 S 参数曲线，没有回头检查综合出来的元件值是否落在工艺窗口内。指标是理想数学解，工艺是物理约束，两者不匹配的时候，先改指标或者改拓扑，别硬凑版图。

解决：综合完之后立刻做一次"可制造性检查"——电感值是否超过螺旋能实现的上限、电容面积是否超过版图预算、最小线宽和最小间距是否满足 0.1mm 的工艺规则。不满足就回头调阶数、调纹波、或者引入传输零点。

6. 设计取舍：仿真曲线漂亮只是起点，工艺公差才是终点

整套流程走下来，最容易被低估的是敏感度。集总 LC 滤波器的中心频率对元件值高度敏感，f0 ∝ 1/√(LC)，电容变 5%、电感变 5%，中心频率就偏 5%，1200MHz 上就是 60MHz，已经吃掉带宽的 15%。而 LTCC 的工艺公差恰恰落在几个百分点这个量级：生带厚度有 ±3μm 的波动，烧结收缩率有 ±0.3% 的分散，印刷对位有几十微米。这些误差不会互相抵消，只会叠加。

所以真正的设计动作不是把仿真调到完美，而是把公差喂进去看性能退化到什么程度。我一般会做三组蒙特卡洛：只扰动介质厚度、只扰动线宽、以及全参数一起扰动，看通带边缘和带外抑制各自的良率。如果某一项公差贡献了大部分退化，就在版图上给它留调试手段——比如把某个电容做成可激光修调的梳状结构，或者把电感末端多留两圈可以在测试时切断。

另一个取舍在拓扑层面：串联腔路线在低 K 基板上确实好做，但串联腔的接地回路靠通孔阵列实现，通孔的电感在高频下不可忽略，会让等效电路偏离理想模型。要在仿真里把通孔阵列建成真实的过孔柱，网格量会翻几倍。这里的选择是：初调阶段用等效金属块代替过孔阵列，快速收敛拓扑和大致尺寸；定型前再换成真实过孔做一次全波验证。两阶段流程能省下大量机时，但绝不能省掉第二阶段。

还有一个更本质的取舍：这份教程给的是从理论到三维的完整路径，但路径上的每一步都有替代方案——可以用耦合矩阵综合替代原型法，可以用准椭圆响应替代切比雪夫，可以用 LTCC 的腔体结构替代集总 LC。选哪条路，取决于指标里哪一项最紧。抑制最紧就上传输零点，插损最紧就上腔体，尺寸最紧就回到集总 LC。没有普适最优解，只有针对某组指标的局部最优。

我早年做过一版滤波器，仿真曲线漂亮得像教科书，通带平坦、抑制度整整 55dB，兴冲冲送去流片，回来一测，中心频率偏了 80MHz，通带整个挪出指标区。查了三天才发现是生带厚度按标称值算的，实际批次薄了 4μm，15 层累积下来就是 60μm，刚好把整个堆叠的电容值带偏。从那以后我每次建模的第一步，都把介质厚度、收缩率、电导率这三个参数单独拉出来做一遍敏感度扫描，宁可多花两小时机时，也不愿意再吃一次流片的亏。这份教程把从原型计算到 HFSS 三维建模的每一步都摊开讲，正好适合拿来对照着把这条链路走通一遍，里面那些变量定义和叠层账本，比任何公式推导都更接近真实的设计现场。希望帮到你。

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