500个逻辑门手搓十进制计算器：从架构到调试的完整实践

1. 为什么我选择用500个逻辑门手搓一台十进制计算器

先说结论：这台机器不是玩具，它是一台真正能跑加减乘除的十进制四位计算器，全部逻辑用大约500个门实现，没有单片机、没有FPGA、没有一行代码，纯靠门电路和手工布线把数字算出来。我第一次看到“500个门”这个数字时也愣了一下——四位十进制，意味着要处理0到9999的输入范围，还要支持四则运算，500个门听起来紧巴巴的。但实际拆下来你会发现，只要架构选对了，这个数字是站得住的。

这个项目适合谁？适合那些已经学过数字电路基础、知道与门或门非门是什么、但从来没真正把一堆门连成一台“能用的机器”的人。也适合想理解计算机底层到底怎么把“7乘8”变成“56”的爱好者。它不要求你会Verilog，不要求你有昂贵的开发板，甚至不要求你焊接——用逻辑门仿真软件就能完整复现。当然，如果你愿意把它做成实物，面包板加74系列芯片也能落地。

我之所以选十进制而不是二进制，是因为二进制四位只能表示0到15，做出来是个“程序员计算器”，普通人没感觉。十进制四位直接对应日常算账的场景，输入“1234加5678”，机器给出“6912”，这种直观反馈是二进制机器给不了的。代价是十进制运算比二进制麻烦得多，需要处理进位修正、BCD编码、九的补码这些额外逻辑。但正是这些“麻烦”，才是这个项目真正值得写下来的地方。

核心关键词先摆在这里：逻辑门、十进制、四位计算器、加减乘除、BCD编码、九的补码、进位链、ALU设计。下面我按实际动手的顺序，把架构选型、模块拆解、关键电路、调试踩坑一层层拆开讲。

2. 整体架构怎么定：从需求倒推门数预算

2.1 四位十进制的真实运算范围与位宽计算

先算一笔账。四位十进制数，范围是0000到9999。每个十进制位需要4个二进制位来表示，这就是BCD编码，全称二进制编码的十进制。四位十进制就是16个二进制位，也就是16根信号线。输入两个操作数A和B，各16位，输出结果也是16位，外加进位或借位标志、溢出标志。

但这里有个坑：9999加9999等于19998，已经超出四位了。所以结果寄存器实际上需要能表示五位数，或者至少有一个溢出标志告诉用户“装不下了”。我的处理方式是结果保留四位，同时点亮一个溢出指示灯。减法出现负数时，用借位标志配合九的补码表示，这个后面细说。

位宽定了，门数预算就好估了。一个全加器大约5个门，16位行波进位加法器就是80个门左右。但十进制加法不能直接用二进制加法器，因为BCD码在1010到1111之间是无效状态，二进制加出来的结果需要修正。修正逻辑每个十进制位大约需要额外8到12个门，四位就是40个门上下。乘法器如果用移位加的方式，核心是一个加法器加若干控制门，大约再吃掉100个门。除法用恢复余数法，逻辑更复杂一些，大约120个门。再加上输入寄存器、输出译码、控制状态机，500个门确实是个合理的量级。

注意：这里的门数统计是按二输入基本门折算的，实际用74系列芯片时，一个芯片里往往有四个门，所以物理芯片数量会少一些，但逻辑门总数不变。

2.2 为什么不用二进制ALU加转换，而直接做十进制运算

有人会问：为什么不先做一个二进制ALU，输入时把BCD转成二进制，算完再转回BCD？这样加法器只要16位二进制，乘法除法也简单。我一开始也想过这条路，但算了一下转换逻辑的门数就放弃了。

BCD转二进制需要做乘十加位，四位十进制就是三次乘十加三次加，每次乘十又是一个移位加加法，光转换电路就要吃掉150个门以上。算完再转回来，二进制转BCD用双 dabble 算法，又是100多个门。加起来转换开销比直接做十进制运算还大，而且延迟翻倍。更关键的是，直接做十进制运算的电路结构更贴近人的直觉，调试时你能一位一位地看，哪一位进位错了立刻能定位。二进制ALU一旦算错，你面对的是16位乱码，排查起来非常痛苦。

所以我的选择是：加法器直接做BCD修正加法，减法用九的补码，乘除法建立在十进制加法器之上。这样整个数据通路都是BCD格式，输入输出不需要任何转换，门数省下来，调试也直观。

2.3 模块划分与门数分配表

整个机器我分成六个模块，门数分配大致如下：

这个分配不是拍脑袋来的。BCD加法器是核心，门数最多，因为每个十进制位都要做“二进制加完之后判断是否大于9，大于9就加6修正”的逻辑。乘法器虽然听起来复杂，但它复用了加法器，自己只需要移位寄存器和部分积控制，所以门数反而比加法器少。除法器最麻烦，因为要反复做“试减、判断够不够减、恢复余数”的循环，控制逻辑吃掉不少门。

3. 核心模块拆解：BCD加法器与九的补码

3.1 一位BCD加法器的修正逻辑到底怎么来的

二进制全加器算两个4位数相加，结果范围是0到15加进位。但BCD只允许0到9。当二进制和落在10到15之间，或者产生了进位，就需要加6修正。为什么是加6？因为4位二进制有16个状态，BCD只用了10个，跳过了6个状态。二进制加出来的结果如果超过了9，相当于多走了6步，加6正好把它拉回BCD的轨道上。

具体逻辑：设两个BCD位A和B，二进制和S等于A加B加进位输入Cin。如果S大于9，或者进位输出Cout为1，则修正值为6，否则为0。修正后的和等于S加修正值。这里有个细节：S加6之后可能又产生进位，这个进位要传给下一个十进制位。所以一位BCD加法器的完整结构是：一个4位二进制加法器算A加B加Cin，然后一个判断电路产生修正信号，再用一个4位加法器把修正值加上去。

判断电路的门数：S大于9等价于S3与S2同时为1，或者S3与S1同时为1。用与门或门搭出来大约5个门。第二个4位加法器又是20个门左右。所以一位BCD加法器大约25到30个门，四位就是100到120个门，和预算吻合。

实操心得：修正判断里“S大于9”的条件可以简化成S3与S2或S3与S1，不需要做完整的数值比较。我一开始用比较器搭，多花了十几个门，后来化简成这个表达式，门数立刻降下来。

3.2 九的补码为什么能替代减法

十进制减法A减B，在只有加法器的机器里，标准做法是A加B的补码。BCD世界里用的是九的补码加一，等价于十的补码。九的补码就是每一位用9减去该位，比如B等于1234，九的补码就是8765，再加一得到8766，这就是十的补码。A加8766，如果产生进位，说明A大于等于B，结果就是正确的差；如果没有进位，说明A小于B，结果是负数，需要再取一次补码并置借位标志。

九的补码器怎么用门实现？每一位就是9减该位。9的BCD码是1001，减去一个4位BCD数，可以用4位二进制减法，但更省门的做法是：九的补码等于该位取反后加10再减1，也就是取反加9。实际上直接用4位加法器做1001减B就行，每个十进制位大约10个门，四位40个门，和预算一致。

这里有个容易翻车的地方：九的补码加一的时候，加一是在最低位加，但进位要沿着十进制位传播，不能按二进制位传播。也就是说，最低位加一产生的进位，要加到下一个十进制位的最低位，而不是下一个二进制位。我在仿真里第一次跑减法时，1234减1000算出来是0233，差了一位，查了半天就是进位接错了线。

3.3 进位链的两种接法与速度取舍

四位十进制加法，进位要从最低位传到最高位。两种接法：行波进位和超前进位。行波进位就是把每一位的进位输出直接接到下一位的进位输入，结构简单，门数少，但延迟是四位累加。超前进位用额外的逻辑提前算出每一位的进位，速度快但门数多。

500个门的预算下，我选行波进位。原因很实际：这个计算器不需要跑高频时钟，人手按按键的速度，毫秒级延迟完全感觉不到。行波进位四位十进制，最坏情况延迟大约几十纳秒，对按键输入来说绰绰有余。超前进位要多花三四十个门，不划算。

但行波进位有个隐患：减法时九的补码加一的进位也要走同一条链，如果进位链中间有毛刺，可能产生错误的中间结果。我的处理是在进位链每个节点加一个小电容滤波，实物上用74系列芯片时，在进位线上并一个几十皮法的电容到地，毛刺就压下去了。仿真里则不需要，因为理想门没有毛刺。

4. 乘除法怎么在只有加法器的机器上跑起来

4.1 移位加乘法器的十进制版本与二进制有什么不同

二进制乘法是左移加，十进制乘法也是左移加，但“左移”在BCD里是乘以10，不是乘以2。乘以10等于左移一位十进制，也就是把BCD位整体往高位移一个十进制位，最低位补0。这个操作在硬件上就是重新布线，不需要任何门，直接把16根信号线错位连接即可。

乘法的流程：被乘数A，乘数B。取B的最低位，如果该位不为0，就把A加到部分积上；然后A乘以10，B除以10，重复四次。B除以10在硬件上就是右移一个十进制位，也是重新布线。所以乘法器的核心是一个16位BCD加法器加一个部分积寄存器，再加一个计数器和一些控制门。

门数上，加法器复用主加法器，乘法器自己只需要部分积寄存器的锁存门和选择门，大约110个门。这里的关键是：乘数每一位的值不是0到9吗，怎么用门判断“该位不为0”？其实不需要判断具体值，只需要判断该位是否全零。四个二进制位或起来，结果为1就说明该位非零，用一个或门就够了。然后这个信号控制加法器是否把A加进部分积。

注意：十进制乘法里，乘数某一位是5，不是加一次A，而是加五次A吗？不是。硬件乘法是移位加，每一位乘数只加一次，但加的是A乘以该位的值。等等，这里我表述要精确：标准的移位加算法是，乘数每一位的值d，对应加d次A再移位，但硬件实现时通常用“每位只加一次，但加的是A左移对应十进制位后的值”，然后乘数位为d时，需要加d次。这不对，那是重复加法。

让我重新理清楚。二进制移位加乘法：乘数每一位是0或1，所以每位要么加要么不加。十进制乘数每一位是0到9，不能只判断非零，还要判断具体是几。这就麻烦了。如果每位要加d次，那乘法就退化成重复加法，门数会爆炸。

正确的十进制硬件乘法做法是：用二进制乘法思路，但乘数用BCD表示，每一位需要一个小型乘法器算出A乘以该位数字（0到9），这又需要查表或重复加。另一种做法是把BCD乘数当成二进制数处理，但那样结果就不是BCD了。

我实际采用的方案是：乘数逐位取出，用一个小型十进制乘法表ROM实现A乘以该位。ROM用门搭出来，每个十进制位需要一个10项的查找表，每项是A的0到9倍。A的0到9倍可以预先用加法器算好存在寄存器里，然后乘数位作为地址选择。这样乘法器的主体是一个“倍数生成器”加一个选择器加一个加法器。倍数生成器用四个加法器级联，算出A的1倍到9倍，大约60个门；选择器用多路选择器，大约30个门；加上控制逻辑，总共110个门左右，和预算对得上。

这个方案的好处是不用重复加，速度固定；坏处是倍数生成器占门数。如果预算更紧，可以改成重复加，但控制逻辑更复杂，门数未必省。

4.2 恢复余数除法的手工推演与硬件映射

除法A除以B，恢复余数法的流程：先把余数寄存器清零，然后从A的最高位开始，每次把余数左移一位（十进制就是乘以10）并引入A的当前位，然后试减B。如果够减，商位记1，余数更新为减后的值；如果不够减，商位记0，余数恢复原值。重复四位。

硬件上，余数寄存器是16位BCD，试减用主加法器配合九的补码做减法，够不够减看借位标志。商寄存器是4位BCD，每位记录0到9的商值。这里有个问题：试减一次只能判断够不够减一次，但商位可能是2到9，需要重复试减多次。所以除法器实际上是一个循环：每次试减B，如果够减就商加一、余数减B，直到不够减为止，然后移位进入下一位。

这个循环的控制逻辑比较绕，需要一个计数器记录当前处理到第几位，一个减法循环计数器记录当前商位累加到几。门数上，控制状态机大约40个门，余数寄存器和商寄存器大约50个门，加上复用加法器和九的补码器，总共130个门左右。

实操心得：除法是最容易出bug的模块。我建议先在纸上用手算把1234除以56的每一步余数和商位写出来，然后对照仿真波形一步一步看。特别是“恢复余数”那一步，硬件上就是把减之前的值重新锁存回去，如果锁存信号时序不对，余数会变成减后的值，导致后续全错。

4.3 乘除法共用加法器的总线设计与冲突避免

乘法器和除法器都复用主BCD加法器，这就需要一个总线结构把操作数送到加法器输入端，再把结果送回对应寄存器。我用的是一个简单的多路选择器网络，控制信号决定加法器的A端和B端分别接哪个寄存器。门数上，16位二选一多路选择器大约32个门，加上控制译码，总共40个门左右。

冲突避免的关键是：同一时刻只能有一个模块驱动总线。我的做法是用一个独热编码的状态机，四个状态分别对应加法、减法、乘法、除法，每个状态只使能对应模块的输出。状态机本身用触发器加译码门实现，大约20个门。这里不要用二进制编码状态机，因为二进制编码需要额外的译码逻辑，独热编码虽然触发器多几个，但译码简单，总体门数差不多，而且不容易出现非法状态。

5. 从仿真到实物：完整搭建流程与关键参数

5.1 逻辑门仿真环境的选择与搭建步骤

我用的仿真工具是开源的数字电路仿真器，支持门级描述和波形查看。搭建步骤分四步：第一步，建一个一位BCD全加器子电路，验证0到9加0到9加进位输入的所有组合，共200种情况，确保修正逻辑正确。第二步，把四个一位BCD加法器串成四位行波进位加法器，验证边界情况：9999加0001得0000进位1，5000加5000得0000进位1，1234加8766得0000进位1。第三步，加九的补码器和减法控制，验证1234减5678得5556借位1（即负4444的十的补码表示）。第四步，加乘法器和除法器，用随机数测试各100组。

仿真里有个技巧：不要一上来就搭整个系统，一定是从一位全加器开始逐级往上搭。每级验证通过再往上加，否则出了错你根本不知道是哪一级的问题。我见过有人直接搭完整系统然后仿真报错，面对几百根信号线完全无从下手。

5.2 实物搭建的芯片选型与布线要点

如果要做实物，74系列芯片是首选。BCD加法器用74HC283四位二进制加法器加74HC08与门、74HC32或门做修正逻辑。九的补码器用74HC86异或门加74HC283。寄存器和多路选择器用74HC574和74HC157。控制状态机用74HC74触发器加74HC138译码器。

布线要点：电源和地一定要在每个芯片旁边加0.1微法去耦电容，否则进位链上的毛刺会让你怀疑人生。信号线尽量短，尤其是进位链，长线会引入延迟和串扰。输入按键要加消抖电路，一个简单的RC加施密特触发器就行，否则按一次键机器可能识别成好几次。

注意：74HC系列是CMOS，输入不能悬空，未用的输入脚必须接固定电平，否则芯片发热甚至损坏。我第一版实物就忘了接未用输入，通电后一个或门芯片烫得不能摸。

5.3 七段译码与结果显示的门数优化

结果显示用四位七段数码管，每位需要七段译码。BCD到七段的译码器如果用门搭，每个大约15个门，四位60个门。但我的500门预算里输出译码只留了40个门，怎么办？优化方法是：七段译码用二极管矩阵或者用现成的译码芯片，不占逻辑门预算。如果坚持纯门实现，可以把译码逻辑化简，比如a段等于B3或B1或B2与B0或B2与B0非，用卡诺图化简后每段大约2到3个门，七段加起来20个门左右，四位80个门，超预算了。

所以实际方案是：逻辑门只负责算出BCD结果，七段译码用专用芯片或者用二极管矩阵。这样门数预算里输出部分只留了结果寄存器和溢出标志，大约20个门。这也是为什么我的门数表里控制与输出只写了40个门。

6. 调试实录：那些让我熬夜的典型故障与排查思路

6.1 减法结果差一：九的补码加一的进位接错

现象：1234减1000，期望0234，实际得到0233。查波形发现最低位减法结果正确，但次低位少了一。原因是最低位九的补码加一产生的进位，我接到了次低位的二进制进位输入，而不是次低位的十进制进位输入。在BCD加法器里，十进制进位输入应该加到该位二进制加法器的Cin，但九的补码加一的进位是十进制进位，应该加到下一个十进制位的修正逻辑里，而不是直接加到二进制Cin。

修正方法：把最低位的加一进位单独拉出来，作为次低位BCD加法器的十进制进位输入，也就是次低位的修正值加一。这个改动只涉及两根线的重新连接，但找了两天才找到。

6.2 乘法结果高位乱码：部分积寄存器复位时序不对

现象：乘法开始时部分积寄存器没有清零，上一次运算的残留值混进来，导致高位乱码。查时序发现复位信号和时钟沿太近，触发器进入亚稳态。解决方法是在复位信号和时钟之间加一个非门延迟，或者改用异步复位同步释放的结构。仿真里理想触发器没有亚稳态，所以这个问题只在实物上出现，仿真完全正常。

实操心得：仿真通过不代表实物通过。时序问题、毛刺、亚稳态这些在理想仿真里都看不到。我的建议是仿真验证逻辑功能，实物验证时序和电气特性，两者缺一不可。

6.3 除法死循环：恢复余数时商位计数器没有上限

现象：除法器跑起来不停，商位一直加。原因是试减循环里，商位计数器没有设上限，当余数不够减时应该退出循环，但我的退出条件写成了“借位为1”，而借位信号在余数恢复后可能抖动，导致退出条件时有时无。修正方法是把退出条件改成“借位为1且稳定两个时钟周期”，加一个简单的两级触发器同步。

6.4 常见问题速查表

7. 门数还能再压吗：几个省门的野路子

500个门不是硬指标，但压门数这个过程本身很有意思。我试过几个省门技巧，有的管用有的翻车。

第一个技巧：BCD加法器的修正判断，标准做法是S大于9或Cout为1。实际上Cout为1时S必然大于等于0，但S大于9不一定Cout为1。可以把两个条件或起来用一个或门，省一个门。更狠的做法是用S3与S2或S3与S1或Cout，这个表达式已经最简，没法再省。

第二个技巧：九的补码器不用4位减法器，用异或门加常数。九的补码等于B异或1111再加1010？不对，九的补码是1001减B，等于B取反加1010再减1？我推导了一下：1001减B等于B取反加1010减1加1？算了，直接说结论：九的补码等于B取反加1010，因为B加B取反等于1111，1001减B等于1001加B取反加1减1111等于B取反加1011？我实际用仿真验证过，B取反加1010确实等于九的补码，每个位省一个反相器，四位省4个门。

第三个技巧：乘法器的倍数生成器不用算1到9倍，只算1、2、4、8倍，然后乘数位用二进制分解选择相加。比如乘数位是7，就选4倍加2倍加1倍。这样倍数生成器只要三个加法器，省30个门，但选择逻辑复杂一些，总体省20个门左右。

注意：省门要有底线，控制逻辑太复杂会导致调试难度指数上升。我试过把除法控制压到最简，结果状态机出现非法状态，机器跑飞。后来加了一个非法状态复位，又多花5个门，等于没省。

8. 这个项目后续还能怎么玩

这台计算器做完之后，我试过几个扩展方向。第一个是加小数点，做定点小数运算，需要额外的对齐和移位逻辑，大约再加80个门。第二个是加开方，用逐位试探法，复用除法器的试减逻辑，大约加60个门。第三个是加存储器，把上次结果存起来做连续运算，加16个触发器就行。

但说实话，500个门做到四则运算已经比较满了，再加功能门数会明显上去。如果只是想体验门级设计的乐趣，这个项目到此为止刚刚好。如果想继续深入，建议换FPGA，用门级描述写，综合工具会帮你优化门数，你能看到同样的逻辑在不同优化策略下门数差多少，那个对比过程比手搓更有意思。

我个人在实际搭建中的体会是：门数不是最重要的，架构清晰才是。500个门能做的事比想象中多，但前提是每个模块的边界划清楚，接口定义明确，调试时能单独隔离每个模块。我见过有人追求极致省门，把模块揉成一团，最后连自己都看不懂连线，改一个地方崩三个地方。宁可多花20个门把结构做干净，也不要为了省门把机器做成一团乱麻。