📚前言
存储器是计算机系统的核心部件，用来存放程序和数据。速度、容量、价格三者很难同时做到最优，因此现代计算机采用存储层次结构，用多级存储体系来平衡这三个指标。本章是计组重中之重，大题高频考点：存储器容量扩展（位扩展、字扩展、字位同时扩展）、SRAM和DRAM原理、刷新方式、SDRAM/DDR特点、存储器技术指标、编址方式。
🌟 3.1 存储系统概述
⭐ 3.1.1 存储系统的层次结构
多级存储金字塔从上到下：寄存器 → Cache（高速缓存）→ 主存（内存）→ 辅存（磁盘、SSD等外存）
1.越靠近CPU：速度越快、容量越小、单价越高。
2.越往下层：速度越慢、容量越大、价格越便宜。
局部性原理（支撑缓存体系的核心理论）
所有缓存能提速，完全依靠局部性原理
1.时间局部性
刚刚访问过的数据，短时间内大概率再次访问。
例：循环语句、变量反复读写。
2. 空间局部性
访问某个地址，相邻地址大概率马上访问
例：数组遍历、连续指令执行。
⭐ 3.1.2 存储器完整分类体系
1、按存储介质
半导体存储器：当前计算机主存主流（速度快、体积小）
磁表面存储器：机械硬盘、磁带
光存储器：光盘、DVD
2、按读写性质（最重要分类）
（1）RAM 随机存储器（主存）
✨特点：可随时读、可随时写；断电数据全部丢失（易失性）
🌊SRAM 静态RAM
依靠触发器保存数据、无需刷新、速度极快、成本高、集成度低
👉 用途：Cache、CPU缓存
🌊DRAM 动态RAM
依靠电容存储电荷、需要刷新、速度中等、便宜、容量大
👉 用途：计算机内存条（主存）
（2）ROM 只读存储器
特点：断电不丢失数据（非易失性），开机固件、系统引导使用
包含：掩膜ROM、PROM、EPROM、EEPROM、Flash闪存
3、按存取方式
随机存取：任意地址访问时间相同（内存）
顺序存取：必须从头遍历（磁带）
直接存取：先定位区域再遍历（机械硬盘）
⭐ 3.1.3 存储器编址 & 大小端模式
1、编址单位
计算机默认字节编址
1地址 = 1Byte = 8bit
2、大小端存储规则
数据超过1字节时，高低字节在内存中的摆放顺序不同
大端模式：高字节存低地址（网络、单片机常用）
小端模式：低字节存低地址（x86、Windows默认）
举例：32位数据 0x12345678
小端低地址顺序： 78 56 34 12
大端低地址顺序： 12 34 56 78⭐ 3.1.4 存储器四大技术指标
1. 存储容量
计算机标准：
1K=210, 1M=220, 1G=2301\mathrm{K}=2^{10},\ 1\mathrm{M}=2^{20},\ 1\mathrm{G}=2^{30}1K=210,1M=220,1G=230存储容量公式：存储容量=字数×位数\boldsymbol{存储容量 = 字数 \times 位数}存储容量=字数×位数
2. 存取时间 Ta
CPU发出命令 → 数据完全读出/写入的实际耗时
3. 存取周期 Tm
两次读写操作最小间隔时间
4. 存储器带宽
单位时间能传输的数据总量
带宽 = 一次读写位数 / 存取周期
🌟 3.2 静态存储器 SRAM（高速缓存核心）
⭐ 3.2.1 SRAM 存储元原理
SRAM 最小存储单元：6管触发器结构
包含：4个MOS管构成锁存 + 2个控制开关
工作特点：
（1）.只要不断电，永久保存0/1，无需刷新
（2）.具有双稳态：稳定0、稳定1
（3）.非破坏性读出：读数据不会丢失数据
优势：速度极快、无需刷新、稳定性高
劣势：结构复杂、占用面积大、成本昂贵
⭐ 3.2.2 SRAM完整芯片结构
一块SRAM由四部分组成：
1存储体阵列（大量6管单元）
2地址译码器（行译码+列译码）
3读写驱动电路
4控制与IO缓冲
三大核心控制引脚
CS‾\overline{CS}CS片选信号：低电平有效，未选中芯片不工作
WE‾\overline{WE}WE读写控制：低电平写、高电平读
OE‾\overline{OE}OE输出使能：控制数据是否输出
⭐ 3.2.3 SRAM读写时序
读周期地址稳定 → 片选有效 → 读信号有效 → 数据输出
写周期地址稳定、片选有效 → WE拉低 → 数据稳定写入
时序核心考点：建立时间、保持时间必须满足才能读写成功
⭐ 3.2.4 存储器容量扩展
1、位扩展（扩位数、不扩字数）
适用：芯片字长不足，需要加宽数据位
接法：地址并联、片选并联、数据拆分拼接
例子：1K×4 → 1K×8
两片4位拼成8位，高位4bit+低位4bit
2、字扩展（扩字数、不扩位数）
适用：容量不够、字数量太少
接法：数据线并联、高位地址接译码器选通不同芯片
例子：1K×8 → 2K×8
3、字位同时扩展
同时扩位数+扩字数
做题万能公式：
所需芯片数=目标总容量单芯片容量\text{所需芯片数} = \frac{\text{目标总容量}}{\text{单芯片容量}}所需芯片数=单芯片容量目标总容量
经典例题：
用 1K×4 芯片组成 4K×8 主存芯片总数 = (4K×8)/(1K×4) = 8片步骤：先两片位扩展成1K×8，再4组字扩展
🌟 3.3 动态存储器 DRAM（主存核心）
⭐ 3.3.1 DRAM存储元工作原理
DRAM存储单元：单管+电容结构
用电容是否带电表示 0 和 1
✅ 🍃 优点
结构极简、集成度超高、容量巨大、价格极低，适合做大内存
❌ 致命缺点
电容漏电，电荷不断流失 → 必须定时刷新
破坏性读出：读操作会放掉电容电荷 → 读完必须重新写回（再生）
⭐ 3.3.2 DRAM芯片结构特点（和SRAM最大区别）
DRAM 地址线引脚减半
采用：行地址RAS、列地址CAS分时传输流程：
1.先送行地址，RAS锁存行2.再送列地址，CAS锁存列
大幅减少芯片引脚数量，降低成本
⭐ 3.3.3 DRAM读写时序
✨读操作：RAS有效 → CAS有效 → 读出数据 + 自动刷新该行
✨写操作：RAS、CAS有效 → WE有效 → 写入电荷
⭐ 3.3.4 DRAM三种刷新方式
刷新目的：补充电容漏电电荷，保证数据不丢失
刷新规则：按行刷新，一整行全部刷新
1.集中刷新
所有行集中一次性刷新
优点：读写快
缺点：刷新期间完全不能读写，存在死区
** 2、 分散刷新**
每个存取周期拆分一半用来刷新
优点：无死区
缺点：速度大幅下降
3、 异步刷新（现代内存主流）
均匀分配刷新时间，间隔均匀刷新单行
兼顾：无明显死区 + 速度高
128行DRAM，刷新周期2ms
单行刷新间隔 = 2000us / 128 = 15.625us
⭐ 3.3.5 突发传输 Burst
给出一个起始地址，硬件自动连续读取后续地址数据
极大利用空间局部性，提升连续读写速度
⭐ 3.3.6 SDRAM 同步DRAM
特点：
所有操作和系统时钟同步
内部多Bank流水线交替工作
CL值：CAS延迟，决定读取延迟大小
⭐ 3.3.7 DDR 双倍速率内存（重点理解）
普通SDRAM：只在时钟上升沿传数据
DDR：上升沿、下降沿同时传数据
👉一个时钟周期传输2次数据，带宽直接翻倍
DDR1/2/3/4/5 全部沿用此核心原理，仅提升频率、预取、Bank数量
⭐ 3.3.8 ECC校验 & CDRAM
奇偶校验/ECC纠错：自动检测、修复内存错误，服务器必备
CDRAM：DRAM内部集成小容量SRAM缓存，降低延迟
🌟 SRAM & DRAM 终极对比表
⚠️ 本节超全易错考点总结
存取周期一定 大于等于 存取时间
DRAM刷新是按行刷新，不是按单元刷新
位扩展拼数据位、字扩展靠译码扩地址
DRAM地址行列分时复用，引脚减半
局部性原理是所有缓存体系的理论核心
大小端模式是考试高频选择题陷阱
DDR 双边沿传输是带宽翻倍的根本原因
🧠知识回顾
存储器是计算机存储程序和数据的核心部件，为平衡速度、容量与价格的矛盾，计算机采用多级存储体系，从CPU内部的寄存器、Cache、主存，到外部辅存，层级由快到慢、容量由小到大、价格由高到低。存储系统高效工作的核心依据是时间局部性与空间局部性原理，也是缓存能够提速的根本原因。
存储器可按功能分为RAM和ROM两大类。RAM为随机读写存储器，断电数据丢失，包含SRAM和DRAM。其中SRAM采用六管触发器结构，无需刷新、速度快、非破坏性读出，但集成度低、成本高，主要用于高速Cache；DRAM采用单管电容结构，集成度高、容量大、价格低，用作计算机主存。由于电容存在漏电，DRAM必须定时刷新，且读操作属于破坏性读出，读取后需要重新再生数据。
存储器考试重点包含容量扩展方式，分为位扩展、字扩展和字位同时扩展，可通过总容量除以单片容量快速计算所需芯片数量。同时，计算机默认字节编址，存在大小端存储模式，小端低地址存低字节，大端低地址存高字节，是高频选择考点。
DRAM有三种刷新方式：集中刷新速度快但存在死区；分散刷新无死区但降低读写速度；异步刷新兼顾性能与稳定性，是现代内存主流方式。SDRAM实现与时钟同步传输，DDR内存则在时钟上升、下降沿双沿传输数据，实现带宽翻倍。
总体而言，本章核心考点为存储层次结构、SRAM与DRAM原理区别、三种刷新机制、存储器字位扩展计算及DDR工作原理。
