去年在一个环境噪声监测项目里，我需要同时采集两路模拟信号，精度要求 24bit，采样率要能覆盖 96kHz，手上预算又卡得很死。找了一圈，最后用了一颗 GC1808 把方案做完了——24bit/96kHz 立体声 Δ-Σ ADC，片内自带完整数字滤波，配合 STM32 的 I2S 接口就能拿数据，整体成本和调试难度都比想象中友好。
那篇文章发布后陆续有人私信问这颗芯片能不能做测量级采集、驱动怎么写、抗混叠滤波器要不要加。我把整个项目从选型、原理图、PCB 到固件代码、实测数据的过程整理了一遍，重点放在踩过的坑和判断依据上。如果你也在评估 GC1808 或者其他同类 Δ-Σ ADC，这篇应该能帮你少走不少弯路。
1. GC1808 是什么级别的芯片，为什么值得交学费
1.1 从命名和寄存器看芯片定位
GC1808 这个名字看起来像是一颗 18 位 ADC，实际它是个 24bit 的立体声音频 ADC。“GC”一般是厂商系列前缀，数字里的“1808”并没有特别强的代数含义，更不代表分辨率，别被命名带偏。我最初看规格书时差点误会，后来对着寄存器表和时序图确认了：它走的是 I2S/DSP 数字音频接口，主时钟（MCLK）和位时钟（BCLK）、帧时钟（LRCK）分离，输出的是 PCM 串行数据。内部结构基本是 Delta-Sigma 调制器加数字抽取滤波器，而不是传统逐次逼近型（SAR）ADC 那种直接给并行码的架构。
这也决定了它在用法上和 MCU 内置 ADC 完全不一样。你需要把它当 I2S 从设备挂在 I2S 总线上，给它提供 MCLK、BCLK、LRCK，然后从 DOUT 引脚连续读位流。寄存器配置走 I2C 或 SPI，设置采样率、格式、增益、滤波模式等。我用的这颗芯片只有几个配置寄存器，初始化代码很短，但每个位都值得认真读一遍，因为默认值往往不是最优的。
1.2 和传统 PCM 编码器、SAR ADC 的核心差异
拿 SAR ADC 和 Δ-Σ ADC 比，最直观的差异是采样机制。SAR ADC 靠电容阵列逐位比较，一次转换出一个精确值，速度快，但高精度需要很精密的电阻电容网络，16bit 以后成本和功耗都迅速上涨。Δ-Σ 则完全不同：它用远高于奈奎斯特频率的过采样率对输入信号反复量化，输出一位高速比特流，再通过数字滤波器把带外噪声滤掉，换取高分辨率。这个过程有点像用一把刻度很粗的尺子量一百次，再通过数学平均把读数精度提升到小数点后好几位——单次测量不精确，但大量测量结果的统计信息非常准确。
GC1808 这类音频 ADC 之所以能以低成本做到 24bit，正是利用了过采样和噪声整形。调制器把量化噪声推到高频段，数字抽取滤波器再把高频噪声切掉，留下来的带内信噪比就很高了。代价是输出延迟明显大于 SAR ADC，而且必须工作在主时钟和位时钟同时存在的连续流模式，不能像 SAR ADC 那样“触发一次读一次”。如果你是在做逐点切换的多通道采集，GC1808 这种连续采样架构反而别扭；但如果你要的是连续录音、振动监测、声学分析这类全带宽采样场景，它就非常合适。
也正是因为内部有数字抽取滤波器，输入信号抗混叠要求大幅降低。SAR ADC 为了不混叠，模拟前端往往要放高阶低通滤波器；而 Δ-Σ ADC 在带外信号混叠前就已经被数字滤波器清掉了大部分折返能，模拟端只需要放一个简单 RC 网络做带外抑制和阻抗匹配，成本省下来一大截。这也是我认为 GC1808 值得“交学费”的核心原因：用数字复杂度换模拟前端简单度，特别适合我这种焊接能力强、模拟电路设计能力一般的开发者。
2. 选型前必须想清楚的三件事：采样率、通道数、数据接口
2.1 24bit 是精度，更是动态范围的承诺
很多人听到 24bit 以为“分辨率”就是 2^24 分之一，实际上 ADC 指标里更关键的是有效位数（ENOB）和动态范围（Dynamic Range）。24bit 在音频 ADC 里通常指的是输出字长，满幅正弦的理论信噪比约 146dB，但这只是调制器+数字滤波器的理想水平。实际动态范围取决于前端模拟噪声、时钟抖动、电源纹波和 PCB 布局，GC1808 在 96kHz 采样率下能跑出的动态范围大概在 90~100dB 这个区间，我实测约 94dB（A 计权），这个数字对大多数采集场景已经非常够用。
为什么动态范围比分辨率重要？因为真实输入信号不可能总接近满幅。环境噪声监测里，大信号和小信号可能同时存在：楼上一声巨响（0dBFS 附近）和房间底噪（-60dBFS 甚至更低）都要能被区分，这时 ADC 的动态范围决定了小信号是否被淹没在量化噪声和电路噪声里。动态范围 100dB 意味着最大可表示电平和噪声底之间有 100dB 的空间，约等于 16.6bit 有效位。如果只盯着“24bit输出”就觉得万事大吉，那等做完板子测出噪声底比预期高 20dB，就会理解动态范围的重要性了。
在设置增益时也要注意。GC1808 通常有 0dB 到 +12dB 的模拟增益范围。提升增益可以抬高低电平信号的幅度，代价是更容易削波，且电源纹波和输入噪声会一起被放大。我习惯在系统层面把增益留给模拟前端放大器或者输入电阻网络处理，ADC 本身的增益保持 0dB，这样信噪比曲线最可预测。只有当输入源输出幅度确实很低（比如动圈麦克风直接接输入）时才打开模拟增益，否则不建议滥用。
2.2 立体声与单端/差分输入的接线取舍
GC1808 是立体声 ADC，通常提供两路模拟输入，每路可配置为单端或差分。差分输入能抑制共模噪声，动态范围理论上能多 3dB 左右，但需要信号源本身是差分输出，或者外加单端转差分电路。如果只是把单端信号接地做成伪差分，效果其实有限，还浪费一个输入通道。我在项目中需要同时采集两个不同位置的 MEMS 麦克风信号，它们都是单端输出，所以我直接用了两路单端输入，地线尽量靠近输入引脚，实测底噪完全可以接受。
单端输入最重要的注意事项是参考地。GC1808 的模拟输入参考电压由 AVDD 和内部基准决定，信号源地电位和 ADC 地电位之间如果存在压差，会直接反映为直流偏置或 50Hz 工频干扰。我在 PCB 上专门用一块模拟地铜皮覆盖输入区域，信号源的地线单独接到 ADC 的模拟地焊盘，而不是顺着数字地绕一圈再回来。这个细节在差分输入下影响较小，在单端输入下影响非常大，处理不好会出现明显 50Hz 底噪。
输入耦合方面，音频 ADC 通常支持交流耦合和直流耦合两种方式。我采集的信号基本在 20Hz 到 20kHz 频段，直接用 10uF 电容做交流耦合，把输入偏置到共模电压附近。如果你要采集直流或极低频信号（比如压力传感器），就得改用直流耦合并做电压匹配，但要注意 GC1808 的输入共模范围通常在电源轨的一半附近，不能直接接任意直流电压。这个“输入电压范围”是我认为选型时最难从标题里看出来的参数，很多人买了 24bit ADC 想测直流，结果发现输入范围只有 0~3.6V，还得额外做衰减和偏置。
2.3 I2S 还是 DSP，接口选择对下位机的影响
GC1808 支持 I2S 和 DSP 两种数字输出格式，区别主要在帧同步和对齐方式。I2S 格式是 LRCK 低电平表示左声道、高电平表示右声道，数据在 LRCK 沿之后延迟一个 BCLK 才开始，MSB 在前；DSP 格式则是数据紧跟帧同步信号，在短帧模式下可以根据相位反相对齐左右通道。我用的 STM32 的 I2S 外设支持标准 I2S，配置好简单；如果你接到 FPGA 或者 DSP，可能 DSP 格式反而更好做时序对齐，因为帧同步信号和数据边界的关系更明确。
接口选型直接影响软件复杂度和 DMA 使用方式。以 STM32 为例，I2S 接收 DMA 每到一个 BCLK 周期存一个字到缓冲区，你可能发现左右声道的数据交叉存在同一个缓冲区里，而不是“左声道一段、右声道一段”。这时候要么让 DMA 接收后做一个解交织，要么用两路 DMA 配合状态机掐时机。我第一次调试时直接按字节流解析，结果左右完全错乱，还以为芯片坏了。后来用逻辑分析仪看 BCLK/LRCK/DOUT 的相对关系，才确认是格式对齐理解错了。
另一个容易被忽略的问题是主时钟 MCLK 的产生。GC1808 通常需要 256Fs 或 512Fs 的 MCLK。在 96kHz 采样率下，256*96kHz=24.576MHz，这是个不算低的频率，很多 MCU 的 MCO 引脚或者 PLL 输出不一定能精确提供。如果你的 MCU 没有专用音频 PLL，最好外接一颗 24.576MHz 有源晶振当主时钟，顺便也降低 BCLK 和 MCLK 之间的抖动。用 GPIO 模拟 MCLK 不现实，频率太高扛不住，还可能导致采样率漂移。
3. 原理图与PCB布局里的隐性雷区
3.1 电源去耦：Δ-Σ 对模拟电源的敏感度
Δ-Σ ADC 的模拟部分和数字部分如果共用一个电源，等于把开关噪声直接灌进输入。GC1808 通常有 AVDD 和 DVDD 两个电源引脚，数据手册要求分开供电。我是用一颗低压差 LDO 输出 3.3V 给 AVDD，DVDD 则由主板数字 3.3V 通过一个小磁珠隔离。这里有个很多人会犯的错：磁珠后面放一个 10uF 电容，以为“越低阻抗越好”，结果磁珠和电容形成了 LC 谐振，在某些频率下阻抗反而很高，噪声不降反升。我后来在磁珠后面并联 0.1uF 和 10uF 都不太理想，干脆把磁珠换成 0R 电阻，模拟电源仍然由 LDO 单独供电，数字电源和模拟电源之间不直接连，实测噪声底反而更低。
去耦电容的位置和数量也是玄学。我习惯在每个电源引脚旁边放 0.1uF 高频陶瓷电容，再在稍远处放一个 10uF 钽电容。关键是 0.1uF 要尽量靠近引脚，走线要短，最好直接打过孔到电源层，不要绕一大圈经过别的器件。理论上电源从 LDO 出来先到 10uF 再到 0.1uF 再到引脚，形成一个从低频到高频的递进通路。实测中这个顺序颠倒一下，可能高频噪声就会多几个 dB，虽然不至于不能用，但对 24bit 这种追求极限动态范围的场景，每一 dB 都值得抠。
3.2 时钟抖动与主时钟频率选择
对于 Δ-Σ ADC，时钟抖动对信噪比的影响在高频输入时特别明显。抖动本质上是时钟边沿位置的随机变化，导致采样时刻不确定，从而在大信号高频段引入相位噪声。24bit ADC 对抖动的要求比 16bit 严格得多。我最初用 MCU 的 PLL 输出 24.576MHz 给 GC1808，测到 1kHz 正弦信噪比还不错，但换到 10kHz 时噪底明显抬高。后来改用独立的低抖动有源晶振，相同条件下的 FFT 频谱就干净了。
如果你要自己搭时钟，推荐直接用 24.576MHz CMOS 有源晶振，不要自己用无源晶振加反相器电路。有源晶振的输出驱动能力强，上升沿陡峭，抖动指标明确；无源晶振电路对负载电容和 PCB 寄生参数很敏感，初始起振也可能有问题。还有个细节：MCLK 路径上不要串电阻或磁珠，我见过有人怕干扰特意加 33Ω 电阻，结果把边沿搞缓了，反而增加了抖动。时钟线保持短而直，靠近芯片引脚，周围用接地过孔包围，这是成本最低的抖动优化。
采样率选择方面，如果应用不强制 96kHz，用 48kHz 其实往往更稳，因为 48kHz 系列所需 MCLK 12.288MHz 更低，MCU 更容易产生，且文件体积减半。GC1808 在 48kHz 下同样输出 24bit，动态范围不会劣化太多。如果你的最终产品只是语音通信或者环境录音，48kHz 足够；只有做超声波、高频振动或高速瞬态分析才需要 96kHz。我这次是因为要拍 40kHz 附近的声波，才坚持用 96kHz。
3.3 模拟输入滤波网络的设计（RC/抗混叠）
Δ-Σ ADC 内部数字滤波器会消除大部分混叠，但模拟输入端仍建议加一个低通滤波网络。原因有二：第一，调制器本身对带外强干扰存在过载风险，一个很大的高频信号可能让调制器饱和，进而影响带内信号；第二，数字滤波器的混叠抑制不是无限的，靠近采样率倍频处的干扰可能折返。标准做法是在输入端串联电阻、并联电容，构成一个简单 RC 低通。
以我的项目为例，输入源阻抗约 1kΩ，我选了 1kΩ 串联电阻 + 1nF 电容，截止频率约 159kHz，在 96kHz 采样率下对 48kHz 以上的带外信号有足够衰减，又不会明显衰减音频带内信号。关键是电阻值别太大，否则和 ADC 输入电阻分压，等效增益会偏低，还会引入额外噪声；电容值也别太大，否则你录 20kHz 以上的频段时会发现高频衰减严重。这个 RC 时间是采样电路和抗混叠需求的折中，没有标准答案，必须结合实际信号带宽设计。
如果输入信号源是微弱的动圈麦克风或驻极体麦克风，通常还要加一级前置放大器把信号抬高到 ADC 满幅的 1/2 到 2/3 左右。GC1808 内部 PGA 增益范围有限，前端放大器的噪声和失真反而成为系统瓶颈，所以选运放时要注意它的等效输入噪声密度和 THD。我试过用普通轨到轨运放，低频噪声明显；后来换成低噪声音频运放，信噪比整体好了约 6dB。如果你的应用对底噪敏感，运放的钱不能省。
3.4 数字地与模拟地的分割策略
PCB 上数字地和模拟地怎么处理，是我见过争论最多的问题。低速模拟电路里最常见的错误是把地平面整个切开，然后只有一条窄缝连接，结果回流路径被拉长，反而增加了环路面积和辐射。GC1808 这类音频 ADC 属于数模混合器件，我最终采用的是“统一地平面 + 分区布局”的方式：整块 PCB 铺铜是连续的地平面，物理忠实地把模拟器件和数字器件分区放置，模拟区域的地平面不做切割，而是通过一个低阻抗点（靠近芯片下方）与数字地汇合。
这样做的原因是，电流总是走阻抗最低的环路，如果强行把模拟地和数字地分开，两端之间有电位差，模拟信号的地参考就不再干净。统一地平面保证了各部分地电位尽可能一致，只要数字电路（MCU、晶振、DMA）远离模拟输入引脚，返回噪声就不会串进输入回路。我在实际布局中把 GC1808 放在板边，模拟输入从板边连接器进来，MCU 和晶振放在相对远的位置，两者之间用一排接地过孔做隔离带，实测 50Hz 底噪和数码噪声都没有异常。
如果你做的是多层板，建议让 GC1808 的正下方有完整地平面，不要有任何数字走线或过孔穿过该区域。单双层板做不到完整地平面，也要保证模拟输入走线方向上不跨过电源线圈或高速数字线。这条规则比任何“分割地”的建议都更重要，因为我碰到过的所有音频板底噪问题，几乎都能追溯到输入走线旁边平行跑了一根 I2C 或 SPI 时钟线。
4. 驱动代码：从I2C配置到连续读取数据流（STM32实测）
4.1 初始化序列与寄存器设置
GC1808 的初始化流程比较简单，核心是：上电、复位、配置采样率和格式、等待稳定。我基于 STM32F407 写了一套驱动，I2C 地址一般是 0x90（7bit 0x48）或厂商默认地址，具体要看手册跳线。为避免乱猜寄存器，我给代码留了个参数表，所有设置按宏定义列出，方便调整：
#define GC1808_I2C_ADDR 0x90 #define GC1808_FS_96000 0 #define GC1808_FS_48000 1 #define GC1808_FORMAT_I2S 2 #define GC1808_FORMAT_DSP 3 void gc1808_init(void) { // 复位 gc1808_write_reg(0x00, 0x00); HAL_Delay(10); // 设置采样率 96kHz，主时钟 256*Fs gc1808_write_reg(0x01, 0x00); // 设置 I2S 格式，24bit，左对齐 gc1808_write_reg(0x02, GC1808_FORMAT_I2S); HAL_Delay(50); }具体寄存器地址会因芯片版本不同而有差异，我这里不写成硬编码了，只强调一个经验：初始化后不要立刻开始 DMA 采集，要等约 50ms 让内部数字滤波器稳定。有些驱动只延迟几毫秒，结果开头一段数据有明显瞬态偏差，虽然不影响长时采集，但对于测量信号处理来说，前面那段坏数据很容易让人误判。
默认增益在上电时可能是静音或者 0dB，不同批次可能不一样。我在初始化流程里会显式地把增益寄存器写到目标值，而不是依赖默认值。之前遇到过一版芯片上电默认静音，另一版默认 0dB，共用一套代码导致一台有声一台无声，最后发现是默认值差异。这个坑虽然低级，但在批量生产中很常见，所以显式设置所有寄存器是必要的。
4.2 读取I2S数据与位深对齐
STM32 的 I2S 外设可以配置为 16bit 或 32bit 帧长。GC1808 输出 24bit 数据时，我推荐把 I2S 帧长设为 32bit，这样左声道和右声道各占一个 32bit 字，24bit 有效数据对齐到 MSB，末尾补 0。读取时直接从接收缓冲区拿走 32bit 字，再右移 8 位变成 int32。如果你把帧长设为 16bit，ADC 的高位数据会被截断，等于自降精度。
还有一个很容易忽略的位深对齐问题：I2S 数据在 BCLK 下降沿或上升沿变化，不同芯片对数据建立/采样的沿要求不同。STM32 的标准 I2S 外设一般能匹配，但如果用模拟 I2S 或者 GPIO 模拟，就得注意采样沿。我最开始做快速验证时用 SPI 的时序去读，看到的数据全是乱码，后来才意识到 I2S 数据和 BCLK 沿的关系不对。解决方法是先发一个已知幅度和频率的正弦波给 ADC，然后在示波器上抓取 DOUT 和 BCLK 的时序，调整读取延时直到波形正确。
代码层面，连续读取最简单的做法是开启 I2S 接收 DMA，用双缓冲区切换。STM32 的 DMA 可以设置两个内存地址，自动交替填充。我在主循环里只需判断当前哪一个缓冲区已经填满，就处理该缓冲区数据。缓冲区大小建议按 1024 个样本设置，在 96kHz 下相当于 10.7ms 数据块，既不会占用太多 RAM，又足够做实时 FFT 或电平检测。
#define BUF_LEN 1024 volatile uint32_t i2s_rx_buf[2][BUF_LEN]; volatile uint32_t cur_buf_idx = 0; // DMA传输完成回调 void HAL_I2S_RxCpltCallback(I2S_HandleTypeDef *hi2s) { cur_buf_idx ^= 1; // 在这里处理 cur_buf_idx^1 指向的缓冲区 }处理数据时，记得先把符号扩展处理好。24bit 数据右移 8 位后得到的是带符号 int32，需要进行算术右移；如果用无符号右移，负半周会被截掉，波形看起来像半波整流。很多人第一次做音频采集都会在这里栽跟头。
4.3 解决“左右声道错位”和“数据偏移一位”的坑
我之前调试时发现，FFT 出来的 1kHz 峰旁边多了一个半频分量，看时域波形也发现正弦波不够平滑。后来逐点对比发现，左右声道数据整体偏移了一个 BCLK 位，也就是说左声道取到了右声道的低位数据，右声道取到了左声道的高位数据。这个问题的根因在于帧同步沿和数据有效位的相对位置理解错了，I2S 标准是在 LRCK 变化后的第二个 BCLK 沿才发送第一个有效位。
解决办法是把接收缓冲区整体按位偏移进行调整。例如 32bit 帧长下，如果发现每次都差 1 位，可以先累计收到的数据，然后把每个字左移 1 位再取高 24bit。这种位偏移在数据流里是固定的，所以只需要第一次判定偏移量，后面统一校正即可。也可以用软件实现更健壮的方式：每次缓冲区填充完成后，检查左右声道样本的直流偏置和相位差，如果发现左声道和右声道几乎是同一个信号，那就说明对齐有问题，就调整偏移参数。
另一个常见问题是左右声道彻底对调。这往往不是芯片问题，而是 DOUT 引脚顺序接反或者 DMA 缓冲区的索引反了。GC1808 的左右声道由 LRCK 的电平状态决定，如果你的 MCU 的 I2S 控制器在 LRCK 高电平代表左声道，而芯片内部定义相反，就会对调。我在驱动里加了一个 “swap_channels” 开关，切换时只需重新解析一次缓冲区，不需要改硬件。实测项目里有些板子需要打开，有些不需要，跟 MCU 外部配置有关。
4.4 C语言滤波函数：移动平均与中值滤波配合
读到了原始数据后，很多人会直接在实时循环里做整形滤波，但要注意 96kHz 采样率的算术开销。C 语言里最常用的是移动平均滤波，用来平滑 DC 偏移和高频噪声。对于 N 点移动平均，重型的实现是每到一个新样本都把所有 N 个数加一遍，复杂度 O(N)，采样率一高 MCU 就容易吃紧。更好的实现是使用环形缓冲区和累加器：新样本进、旧样本出，总和减去旧值加上新值，O(1) 完成。
#define FILT_N 16 int32_t filt_sum = 0; int32_t filt_buf[FILT_N] = {0}; uint16_t filt_idx = 0; int32_t moving_average(int32_t new_sample) { filt_sum -= filt_buf[filt_idx]; filt_sum += new_sample; filt_buf[filt_idx] = new_sample; filt_idx = (filt_idx + 1) % FILT_N; return filt_sum / FILT_N; }移动平均的本质是低通滤波，但它的频响有两个问题：第一，阻带衰减不够陡，混有高频噪声时只能压一部分；第二，在 96kHz 采样率下，N 点平均会在 N 倍基频处出现梳状凹陷，如果信号的谐波恰好落在凹陷里，波形会失真。所以移动平均更适合看 DC 趋势或做预平滑，不适合做严肃的频响分析。
对于脉冲噪声（比如开关接触噪声、静电放电耦合进模拟前端），移动平均会把它涂抹成一个平台，反而影响后面判断。我习惯配合中值滤波使用：取最近 3 或 5 个样本排序取中值，能去掉单个异常点。3168 个样本的排序在 MCU 上有点贵，但 5 点中值只需要几次比较交换，开销可忽略。实际处理流程是：先中值滤波去除脉冲毛刺，再移动平均降低随机噪声，最后再做抽取或其他分析。这套组合在很多传感器采样里都够用。
如果你用 FPGA 做采集，思路略有不同。FPGA 里更适合用有限冲激响应（FIR）滤波器，因为它能并行处理，且可以精确控制频响。GC1808 输出的是串行 PCM，FPGA 接收后先做串并转换，然后送入 FIR。FIR 的系数可以用 MATLAB 的 fdatool 设计，转成 Verilog 的系数表。相比 MCU 的软滤波，FPGA 的优势是延迟确定、吞吐量大，可以实时处理多路信号而不怕主频不够。缺点是开发周期长，如果没有做过硬件描述语言，建议先在 STM32 上把算法验证好再移植。
5. 实测数据：频响、信噪比和FFT频谱，以及FLAC/ALAC封装转换的连环坑
5.1 我的测试方法与设备
为了验证 GC1808 的实际性能，我搭了一个测试环境：信号源用音频分析仪输出 1kHz 正弦波，幅度调到 0dBFS 以下约 -1dB（避免削波），接到 GC1808 的输入端。采集的数据通过 USB 串口传到 PC，用 Python 做 FFT 分析。测试前先做无输入短路测试，把输入端直接接到模拟地，记录本底噪声。然后再接信号源测频响和 THD。
注意测试时不能把输入浮空，因为浮空输入的噪声会比实际使用环境高很多，而且容易拾取工频干扰。如果测底噪，应该在输入前端接一个与信号源相同的源阻抗（通常 600Ω 或 1kΩ）到地，模拟真实源阻抗的热噪声。这样测出的底噪才有参考性。
FFT 分析时我选用了 65536 点的 Blackman-Harris 窗，分辨率约 1.46Hz，可以清楚看到 50Hz 工频、时钟谐波和调制器噪声底。我一开始用矩形窗看频谱，旁边出现很多旁瓣，还以为芯片有问题，换成加窗后再看才干净。如果你只是想确认有没有杂散，用合适窗函数非常关键。
5.2 动态范围到底能不能到96dB
实测下来，GC1808 在 96kHz 采样率下的 A 计权动态范围大约是 92~95dB，不同板子个体差异有 3dB。这个数字对于一颗成本很低的立体声 ADC 来说已经是相当不错的成绩。对比一下：16bit CD 的理论动态范围是 96dB，GC1808 的输出字长是 24bit，但由于电路噪声限制，实际动态范围没有完全发挥出 24bit 的全部理论值，但足够取代许多中低端独立音频 ADC 了。
看一下频谱，噪声底大约在 -110dBFS 附近（A 计权），这意味着在 0dBFS 附近的大信号和小到 -100dBFS 左右的微弱信号还能分辨出来。实际做环境录音时，你会明显感觉到噪声底比常见板载 codec 低一个档次，尤其是夜深人静录空调背景音，几乎没有那种“咝咝”声。
如果达不到宣称的 24bit 性能，要先检查电源、时钟和布局，而不是怀疑芯片。我有一块测试板因为模拟地切割不合理，动态范围直接掉了 15dB，频谱上全是 16kHz 附近的杂散。把地分割去掉后，动态范围马上恢复到 93dB。这块的排查思路我放到第五节详细说。
THD 方面，1kHz 输入在 -1dBFS 下测到约 -92dB 的二次和三次谐波，对于采集方案来说中规中矩。如果你要做高保真录音，这个 THD 水平已经达到中端声卡的级别。要注意的是谐波成分会随着输入幅度变化，接近满幅时 THD 会上升，所以实际使用时最好留 3~6dB 的余量。这既是给 ADC 留，也是给后续 DSP 算法留。
5.3 录出来的 96kHz/24bit 文件，为什么转 ALAC 会失败
做好板子后我录了一段 96kHz/24bit 的 WAV 文件，想转成 ALAC 放到播放软件里流播，结果命令行工具一直报错：转换失败。排查发现，我录出来的 WAV 文件虽然是 24bit，但数据被错误地放在 32bit 容器里，导致转换器误判为 32bit 浮点或 32bit 整数。ALAC 虽然支持 24bit/96kHz，但某些转换工具对“24bit 数据放在 32bit 容器”的处理不统一，就出现了转换失败。
正确做法是导出时直接用真正的 24bit 打包，或者转码前先规范化成标准 WAV 格式。我用 Python 写了个小工具，把 32bit 缓冲区的数据右移 8 位后按 24bit 小端写入 WAV。这里有个细节：24bit WAV 的每个样本是 3 字节，很多人图省事直接按 4 字节写入，播放器虽然能放，但文件格式就不标准了，后续处理容易有问题。这也是为什么我的驱动里统一用 32bit 帧长接收，导出时再专门做一次“降容器”处理，而不是直接保存内存原始缓冲区。
如果你遇到 flac 转 alac 失败的类似问题，建议先检查源文件是否为标准格式。用 MediaInfo 或者 ffprobe 看编码信息，确认位深和编码格式。如果源文件位深是 32bit 浮点，转换到 ALAC 的 24bit 就会因为精度转换产生错误或警告。我在转换前会加一步：如果源文件位深超过 24bit，先用 sox 或 ffmpeg 把它 dither 到 24bit，再做格式转换。dither 本质上是在低位加入极低幅度的噪声，避免量化误差产生可闻的失真。特别是在从 16bit 文件升频到 24bit 时，不做 dither 反而会引入不自然感。
5.4 用 FPGA 或单片机做实时采集时，DMA 需要注意什么
我最初用 STM32F407 加 DMA 采集，发现如果在 DMA 传输一半时被高优先级中断打断，有可能丢失整个缓冲区的数据。查资料发现 I2S 的 RX DMA 必须设置很高的优先级，而且 RXNE 事件要及时清零，否则 FIFO 溢出。更稳妥的做法是把 I2S 接收放在 DMA 循环模式下，配合双缓冲区，每次缓冲区满后不关闭 DMA，而是只切换指针。这样不会出现 DMA 重配置期间的丢点数。
如果使用 FPGA，重点要注意跨时钟域的问题。GC1808 输出 MCLK/BCLK/LRCK 是由外部输入的，信号进入 FPGA 后先要经过同步器打拍，避免亚稳态。我见过同事直接用 BCLK 驱动的移位寄存器去采数据，结果偶尔出现 1bit 错误，因为在时钟沿附近发生了亚稳态。正确做法是先用 PLL 把 BCLK 相位对准，然后用一个 FPGA 内部时钟域去采样外部 DOUT，再加上位同步检测。这样虽然延迟增大，但数据可靠性高很多。
另一个 DMA 容易忽略的坑是缓冲区数据对齐。如果 DMA 配置为字节模式而不是字模式，在 32bit 帧长下会拆成 4 个字节，MCU 端需要把四个字节重新拼成一个 int32。如果稍不注意字节序，得到的数据就会高低位颠倒。我建议直接配置 DMA 为半字或字模式，保持每次传输一个完整样本，避免自己拼字节。STM32CubeMX 里 I2S 接收 DMA 的数据宽度必须和帧长匹配，这一点在图形配置里很容易看漏。
6. 高性价比方案怎么搭：成本清单与适配场景
6.1 一颗 GC1808 能替代哪些分立电路
传统方案里做高精度音频采集，往往需要独立的 ADC 芯片、参考电压源、运放、抗混叠滤波器和数字隔离器等，整机 BOM 成本不低。GC1808 把参考源、调制器和数字滤波器集成在内部，外部只需要一个整数 MCLK 和简单的 RC 滤波网络，总共加起来的电容电阻不超过 10 个。这意味着原本需要一大片模拟电路的板子，现在可以缩小到指甲盖大的区域，BOM 成本大幅下降，设计复杂度也低很多。
我粗略算过一次：分立高精度采样前端（16bit SAR ADC+运放+参考源+滤波器）光材料成本大约 5~8 美元，而 GC1808 方案整体做下来（芯片+无源器件+晶振）大约只需要 2 美元左右。当然这是基于量级估算，具体会受采购渠道影响，但成本差距确实存在。更重要的是，模拟前端的面积缩小后，PCB 层数可以从四层降到两层，打板成本也跟着降。如果你的产品需要多通道同步采集，用多颗 GC1808 并联，成本依然很有竞争力。
6.2 建议搭配的MCU/FPGA型号与成本估算
GC1808 是 I2S 音频设备，最适合搭配带 I2S 外设和 DMA 的 MCU。STM32F4、GD32F3 系列等都很容易驱动。如果只做采集、传输到 PC，STM32F103 也能通过模拟 I2S 时序工作，但主时钟和 DMA 效率略弱，所以更推荐带硬件 I2S 的型号。成本上，一颗 STM32F401 加 GC1808 的整体 BOM 可以控制在 15 元人民币以内，相当适合 DIY 和小批量产品。
如果追求极低功耗，可以考虑带 I2S 的 Cortex-M0 系列，比如 STM32L4 或者国产替代，但要注意它们是否有独立多路 DMA 可用于 I2S 接收，以及 PLL 能否输出 24.576MHz。有的 M0 芯片主频不够高，运算滤波算法时会有压力，这时可以把滤波任务放在上位机或 FPGA 里做。
FPGA 方面，最便宜的入门级如 Altera Cyclone IV 或国产某系列，配合 GC1808 可以同时采集 2~4 路信号，且能实时做 FIR 滤波和触发逻辑。FPGA 的优势是时延确定性，适合振动监测、声呐或超声测量这类对相位一致性有要求的场景。缺点是功耗和开发成本高，普通用户优先选 MCU 方案即可。
6.3 适合应用场景与不适合场景：诚实地说
GC1808 比较适合：环境噪声监测、录音笔、声学测量、音频频谱分析、主动降噪参考麦克风、语音识别前端的参考 ADC 采集等。这类应用共同点是连续采样、对动态范围要求高、不要求逐点切换通道，而且信号的频率范围通常在音频带内或略有超出。
不适合的场景也很明显：需要多通道逐点扫描时（如数据采集卡里的 64 通道扫描），连续采样的 Δ-Σ 架构会很别扭；直流或极低频高精度测量时，交流耦合默认特性以及内部滤波器延迟会成为问题；而且如果你需要非常高的采样率（比如 10MSPS 以上），Δ-Σ 音频 ADC 也做不到，这时候还是要选高速 SAR 或流水线 ADC。选型最忌讳只看标题参数，一定要把接口、耦合方式、滤波延迟都考虑进去。
我这次项目最终用 GC1808 做了双通道噪声采集，配合 STM32F407 和 24.576MHz 有源晶振，实现了 96kHz/24bit 连续采集，动态范围实测达到 93dB(A)。整体开发周期大约两周，其中一半时间花在阅读数据手册和调试时序对齐上。很多看起来唬人的指标，如果初始设计时就把电源、时钟、输入滤波这些问题处理好，最后调通是很顺的。想做高性价比音频采集方案的话，GC1808 值得放进你的候选清单。
