简介：本资源为湖南大学《计算机组成与原理》课程配套实验完整实现包，面向计算机专业本科生及数字系统设计初学者，解决理论学习后缺乏可运行、可复现硬件实践案例的问题。资源共136个文件，涵盖Quartus II工程核心文件（bdf原理图、bsf符号文件、qsf引脚约束、sof配置文件）、仿真与综合报告（rpt、vwf波形、hdb编译数据库）、逻辑分析中间产物（abo、atm、gdf）及说明文档（readme、doc），全面支撑从电路设计、功能仿真到FPGA下载的全流程实践。压缩包大小15.88MB，结构规范、模块清晰，含加法器、乘法器、译码器、CPU微程序控制器等典型实验模块源码与工程文件，便于逐级理解组合逻辑、存储系统、CPU数据通路与I/O中断机制。目前已有463人学习下载，是验证课堂知识、开展课设复现与硬件能力进阶的高实用性参考材料。
1. 湖南大学计算机组成与原理实验：一套能跑通、能调试、能改写的真实硬件级实践包
你手头有没有这样一份计组实验材料——不是PPT讲义，不是伪代码流程图，而是真正在Logisim里画出完整CPU数据通路、在MIPS汇编里手写中断服务程序、用Verilog在FPGA开发板上烧录并观测时序波形的完整工程集合？这套源自湖南大学课程体系的“已完成”实验包，就是这么一个硬核落地体：它包含从ALU设计、单周期CPU搭建、多周期控制器实现，到Cache映射策略验证、流水线冒险处理、乃至简单操作系统引导加载的6个递进式实验模块。每个实验都附带可运行的电路文件（.circ）、汇编测试用例（.s）、配套文档（含寄存器分配表、状态机编码说明、时序约束注释），甚至还有教师批注版参考答案（含常见错误标记）。它不教你怎么背概念，只告诉你“当PC跳转失败时，信号线哪一根没连对”“为什么这条lw指令总在MEM阶段卡死”“如何用逻辑分析仪抓取cache hit/miss脉冲”。适合正在啃《计算机组成与设计：硬件/软件接口》但卡在实验环节的本科生，也适合想补全数字电路到系统级联调能力的嵌入式初学者——只要你愿意打开Logisim、搭起ModelSim、接上开发板，它就敢让你亲手把“取指-译码-执行-访存-写回”五个阶段，一拍一拍地打出来。
2. 实验环境复现：从Logisim到FPGA开发板的三层工具链配置
2.1 Logisim Evolution：为什么必须用这个分支而非原版？
湖南大学实验包默认基于Logisim Evolution（v3.0+）构建，而非经典Logisim 2.7.x。关键差异在于：Evolution支持分层模块端口自动对齐、支持Verilog导出（实验5中Cache控制器需导出为.v供后续综合）、内置更严格的时序检查器（能标出组合逻辑环路）。若强行使用旧版，你会在“多周期CPU控制器”实验中遭遇无法加载子电路、状态机状态编码错乱、时钟使能信号丢失等问题。
提示：官方下载地址为 https://github.com/logisim-evolution/logisim-evolution/releases（注意选带“windows-x64”或“macos-arm64”的安装包，不要下源码包）。安装后首次启动需在Preferences → Simulation中勾选“Enable clock simulation”，否则所有带CLK的电路将静止。
# 验证安装是否成功：检查能否加载实验1的ALU.circ java -jar logisim-evolution.jar experiments/alu/ALU.circ该命令会启动GUI并自动加载ALU电路。若弹出“Unsupported library version”错误，说明你误用了Logisim Classic；若界面空白无响应，大概率是JRE版本不匹配（推荐OpenJDK 11或17）。
2.2 MIPS汇编工具链：MARS 4.5 vs QtSpim的取舍
实验2（单周期CPU）和实验3（多周期CPU）的测试程序均以.s文件提供，要求在模拟器中运行并观察寄存器/内存变化。项目明确指定使用MARS 4.5（MIPS Assembler and Runtime Simulator），原因有三：
- 符号断点支持：可在
main:或syscall处直接设断点，而QtSpim需手动计算指令地址； - 内存视图联动：修改某寄存器后，内存窗口实时高亮关联地址（如
$t0=0x10010000时，自动滚动至该地址）； - 系统调用兼容性：实验中大量使用
print integer（syscall 1）、read integer（syscall 5），MARS 4.5对这些调用的栈帧处理与真实MIPS ABI更接近。
# 启动MARS并加载实验2测试程序 java -jar Mars4_5.jar experiments/cpu_single/test_add.s启动后，在“Execute”标签页点击“Run”→“Run Program”，观察右下角“Registers”窗口中$t0~$t7的变化。若出现“Runtime exception at 0x00400000: invalid program counter value”，说明.text段起始地址未设为0x00400000（需在MARS菜单栏Settings → Settings → Program Start Address中修改）。
2.3 FPGA开发环境：Vivado 2022.1 + Nexys A7板卡驱动实配
实验6（简易OS Bootloader）需将Verilog代码综合下载至Nexys A7开发板。项目提供的bootloader_top.v已适配Xilinx Artix-7 XC7A35T芯片，并预置了板载LED、按键、七段数码管的引脚约束（.xdc文件）。但Vivado版本必须为2022.1——更低版本不支持always_ff @(posedge clk)语法（实验中大量使用），更高版本（如2023.2）则因IP核升级导致AXI总线握手协议不兼容，烧录后LED全灭无响应。
注意：安装Vivado 2022.1时务必勾选“Vivado Design Suite – Logic Simulation”和“Xilinx Design Tools → Software Development Kit (SDK)”组件，否则无法生成BOOT.BIN文件。
# 在Vivado Tcl Console中执行，完成从RTL到bitstream全流程 set_part {xc7a35tcpg236-1} create_project boot_proj ./boot_proj -force add_files ./experiments/os/bootloader_top.v add_files ./experiments/os/nexys_a7.xdc synth_design -top bootloader_top -part xc7a35tcpg236-1 opt_design place_design route_design write_bitstream -force ./boot_proj.runs/impl_1/bootloader_top.bit执行完毕后，./boot_proj.runs/impl_1/目录下将生成bootloader_top.bit。此文件需通过SDK生成BOOT.BIN（含FSBL引导程序），再用MicroSD卡烧录——具体步骤见第4章。
3. 核心实验模块拆解：从ALU到Bootloader的六层能力跃迁
3.1 ALU设计：不只是加减法，重点在标志位生成逻辑
实验1的ALU模块（ALU.circ）表面是8位运算单元，实则暗藏三个关键设计陷阱：
- 零标志Z的生成时机：不能直接对ALU输出取反（
~out），而需用out==0比较器，否则负数补码结果为0时Z误置0； - 进位C的双路径设计：加法时C来自最高位全加器进位输出，减法时C需取反（因采用补码减法），电路中用
sub信号控制MUX选择； - 溢出V的判定公式：
V = C_in ⊕ C_out（符号位进位异或），而非简单判断MSB==1。项目文档第3页的真值表已列出全部16种输入组合下的V值，建议用Logisim的“Test Vector”功能逐行验证。
# 在Logisim中验证溢出逻辑：设置输入A=0x7F, B=0x01, sub=0（加法） # 正确结果：out=0x80, Z=0, C=0, V=1（正+正得负，溢出） # 若V=0，则检查C_in与C_out是否被同一根线驱动（常见错误：C_in未接地或悬空）该ALU后续被直接例化进单周期CPU的数据通路，因此其标志位输出必须严格符合MIPS指令集定义——这也是为什么实验文档强调“不得简化V标志生成电路”。
3.2 单周期CPU：控制信号表与微操作映射的硬编码实践
实验2的cpu_single.circ是整套实验的基石。其核心并非数据通路本身，而是Control Unit子电路中那张21位控制信号表（RegWrite,ALUSrc,MemtoReg,RegDst,ALUOp[2:0],MemWrite,Branch,Jump等）。项目提供了一份Excel格式的control_signal_table.xlsx，列出了add,lw,beq,j等12条指令对应的信号值。但真正踩坑点在于：
ALUOp字段需与ALU内部ALUControl模块联动——例如beq指令要求ALUOp=010，此时ALUControl必须输出ALUFunc=0010（即减法），否则分支判断永远为假；RegDst信号决定rd还是rt写入目的寄存器，lw指令必须为0（选rt），而add必须为1（选rd），若接反会导致lw $t0, 0($s0)实际写入$s0。
提示：在Logisim中双击
Control Unit子电路，进入其内部查看ALUOp到ALUFunc的译码逻辑。若beq测试失败，优先检查此处是否将010译为0010（减法）而非0001（加法）。
3.3 多周期CPU：状态机编码与关键路径时序约束
实验3的cpu_multi.circ将单周期的“一拍打死”改为五阶段流水（IF, ID, EX, MEM, WB），但并未引入流水线寄存器，而是用状态机控制同一组硬件资源分时复用。其State Controller模块采用独热码编码（One-Hot Encoding），共5个状态：IF,ID,EX,MEM,WB。这种设计虽增加触发器数量，但消除了状态译码毛刺——这正是湖南大学实验强调“硬件可靠性”的体现。
关键参数在State Controller的Clock属性中：
Clock period必须设为100 ns（对应10MHz主频），低于此值会导致MEM阶段写内存失败（因SRAM访问时间≥35ns）；Reset信号需为高电平有效，且持续时间≥2个时钟周期，否则状态机可能卡在非法状态。
# 验证状态机：加载test_beq.s后，点击“Ticks Enabled”，按空格键单步 # 正确序列：IF → ID → EX → IF → ID → EX → MEM → WB → IF... # 若出现IF→ID→EX→ID（跳过MEM），说明BEQ分支条件判断逻辑错误（ALU输出未接入Branch信号）3.4 Cache控制器：直接映射与LRU替换策略的Verilog实现
实验4的cache_controller.v是唯一提供Verilog源码的模块，用于Nexys A7板卡验证。它实现2KB容量、16字节块大小、直接映射的Cache，重点在LRU替换算法的硬件化：
- 使用4位计数器记录每行最近访问时间戳（0~15），每次命中则清零该行计数器，其余行+1；
- 替换时选择计数器值最大的行（即最久未用）；
- 关键约束：
lru_counter必须声明为reg [3:0] lru_counter [0:127]（128行×4位），若误写为reg [3:0] lru_counter [127:0]，综合后将报错“unpacked array not supported”。
// LRU更新逻辑片段（实验4源码第89行） always @(posedge clk) begin if (hit) begin lru_counter[way] <= 4'd0; // 命中行置0 for (i=0; i<128; i=i+1) if (i != way) lru_counter[i] <= lru_counter[i] + 1'b1; // 其他行+1 end end该代码在Vivado中综合后占用约210个LUT，完全满足Artix-7资源限制。若仿真时LRU计数器不更新，检查hit信号是否在正确时钟沿采样（必须为posedge clk，不可用negedge）。
3.5 流水线冒险处理：数据转发与结构冒险的电路级补偿
实验5在多周期CPU基础上增加流水线寄存器，引入三大冒险：
- 数据冒险：
add $t0,$s0,$s1; sub $t1,$t0,$s2中，sub的$t0需从EX/MEM流水线寄存器前向获取（ForwardA/ForwardB信号）； - 控制冒险：
beq分支目标地址在ID阶段才计算出，故需插入1拍气泡（stall）； - 结构冒险：
lw后紧跟sw时，MEM阶段同时需要读写数据存储器，需增加MEM/WB寄存器分离读写端口。
项目提供的pipeline_cpu.circ中，Hazard Detection Unit子电路已实现上述逻辑。验证方法：运行test_hazard.s，观察PC值变化——正确行为应为0x00400000→0x00400004→0x00400008→0x00400008（stall）→0x0040000C，若出现0x00400008→0x00400010跳变，则stall逻辑失效。
3.6 Bootloader：从汇编到FPGA的二进制加载链
实验6的bootloader.s是整套实验的终点，也是最难复现的一环。它需完成：
- 初始化DDR3内存控制器（调用Xilinx MIG IP核）；
- 从MicroSD卡读取
kernel.bin（位于FAT32分区首扇区）； - 将
kernel.bin拷贝至0x00100000起始的DDR3地址； - 跳转执行
kernel.bin入口（0x00100000）。
项目提供完整的bootloader.s、mig_ddr3.xciIP配置文件、sd_card_read.v驱动模块。关键点在于：
kernel.bin必须用mips-linux-gcc交叉编译，且链接脚本指定ENTRY(_start)与SECTIONS{ . = 0x00100000; }；- MicroSD卡格式必须为FAT32（非exFAT），且
kernel.bin需为连续簇存储（可用chkdsk /f修复碎片）。
提示：若烧录后LED全灭，用逻辑分析仪抓取SD卡CLK线——若无脉冲，说明
sd_card_read.v未正确初始化SD卡（需检查CMD线拉高时序是否满足74个CLK）。
4. 避坑指南：六个实验中高频翻车现场与血泪解决方案
4.1 Logisim中电路无法加载：库版本冲突与路径编码问题
现象：双击cpu_single.circ，Logisim报错“Cannot load project: java.lang.NullPointerException at ptolemy.vergil.basic.EditorPane._loadProject(EditorPane.java:1234)”。
原因：该电路引用了湖南大学自定义库hnu_lib.jar，但Logisim Evolution默认禁用外部库加载（出于安全考虑）。
解决：
- 将
hnu_lib.jar复制到Logisim Evolution安装目录的lib/子文件夹； - 编辑
logisim-evolution.jar同目录下的logisim-evolution.ini，在末尾添加：-Dlogisim.lib.path=./lib/hnu_lib.jar - 重启Logisim Evolution，进入菜单栏Project → Load Library → JAR Library，手动加载
hnu_lib.jar。
4.2 MARS中syscall 1输出乱码：字符编码与终端缓冲区不匹配
现象：运行test_print.s，MARS控制台显示?或方块，而非预期数字。
原因：MARS 4.5默认使用UTF-8编码，但部分Windows系统区域设置为GBK，导致ASCII数字字符（0x30~0x39）被错误解析。
解决：
- 在MARS菜单栏Settings → Settings → I/O Settings中，将“Console encoding”改为
US-ASCII； - 若仍无效，在启动命令中强制指定编码：
java -Dfile.encoding=US-ASCII -jar Mars4_5.jar experiments/cpu_single/test_print.s
4.3 Vivado综合报错“[Synth 8-439] module not found”：Verilog文件依赖顺序错误
现象：执行synth_design时，Vivado报错找不到ddr3_controller模块，尽管该文件已添加至工程。
原因：Vivado按文件添加顺序解析模块，若bootloader_top.v在ddr3_controller.v之前被添加，则前者引用后者时编译器尚未知晓其存在。
解决：
- 在Vivado GUI中，右键
Sources窗口 → Add Sources → Add Existing Block Design，导入已配置好的mig_ddr3IP核（自动生成ddr3_controller.v）； - 或在Tcl中严格按依赖顺序添加：
add_files ./experiments/os/ddr3_controller.v add_files ./experiments/os/sd_card_read.v add_files ./experiments/os/bootloader_top.v
4.4 Nexys A7板卡LED全灭：BOOT.BIN生成流程缺失FSBL
现象：将bootloader_top.bit直接拷贝至MicroSD卡根目录，上电后LED无任何反应。
原因：Artix-7 FPGA上电后首先执行片上ROM中的BootROM，其仅支持加载BOOT.BIN格式文件，且该文件必须包含FSBL（First Stage Boot Loader）+ bitstream + application三部分。
解决：
- 在Vivado中生成
bootloader_top.bit后，启动Vitis 2022.1； - 创建新应用工程，选择
Zynq MPSoC平台，模板选Hello World； - 在
src/目录下替换helloworld.c为bootloader.s，并设置Linker Script为lscript.ld（项目提供）； - 右键工程 → Generate Boot Image，勾选
fsbl.elf,bootloader_top.bit,kernel.bin，生成BOOT.BIN。
4.5 Cache命中率始终为0%：地址映射位宽计算错误
现象：运行test_cache.s，hit_count寄存器恒为0，miss_count持续累加。
原因：Cache采用直接映射，索引位数=log2(行数)，而项目中2KB/16B=128行，故索引需7位（2^7=128）。若误用6位索引（仅64行），则地址0x00000000与0x00000080将映射至同一行，造成伪冲突。
解决：检查cache_controller.v中index信号提取逻辑：
wire [6:0] index = addr[10:4]; // 正确：addr[10:4]共7位 // 错误写法：wire [5:0] index = addr[9:4]; // 仅6位，导致映射错误5. 实验验证与进阶技巧：用真实信号观测替代“理论上应该”
5.1 用逻辑分析仪抓取CPU关键信号：从波形反推控制逻辑
理论再完美，不如示波器上看到真实电平。Nexys A7板卡的PMOD接口（JA/JB）可直连Saleae Logic 8逻辑分析仪，捕获CPU运行时的关键信号。以验证beq分支为例：
- 修改
bootloader_top.v，将PC_next,ALU_out,Zero_flag,Branch信号引出至PMOD_JA[0:3]； - 在Vivado中重新综合，生成新bitstream；
- 运行
test_beq.s，触发分支指令； - 在Logic 8中设置触发条件为
Branch==1，捕获前后200ns波形。
观察重点：
Zero_flag上升沿与PC_next跳变的时间差。若大于10ns，说明ALU到Zero_flag路径存在时序违例（需在Vivado中运行report_timing_summary检查setup slack）。
5.2 自定义指令扩展：在ALU中加入ROL（循环左移）功能
项目ALU默认支持add,sub,and,or,slt,sll,srl，但未包含rol（rotate left）。若想扩展，需修改两处：
- 在
ALU.circ中，ALU主体增加ROL逻辑：# ROL实现：(A << shamt) | (A >> (8-shamt)) # 使用两个移位器+一个8位MUX，shamt由`ALUControl`的`ALUFunc[3]`控制 - 在
Control Unit中，为新指令rol $t0,$t1,2分配ALUOp=111，并在ALUControl子电路中添加111→1000的译码（1000表示ROL）。
血泪经验：ROL的
shamt字段必须来自imm[4:0]（立即数低5位），而非rs寄存器——这是MIPS指令格式硬性规定。曾有学生将shamt连至rs，导致ROL指令实际执行rol $t0,$s0,2却变成rol $t0,$t0,2（因rs被误读为rt）。
5.3 Cache性能对比实验：用不同替换策略量化命中率提升
项目默认LRU，但可快速切换为FIFO或Random策略验证效果。修改cache_controller.v中替换逻辑：
| 策略 | 修改点 | 预期命中率（test_cache.s） |
|---|---|---|
| LRU | 保持原lru_counter逻辑 | 68.2% |
| FIFO | 用fifo_ptr计数器轮询替换 | 52.1% |
| Random | 用$random生成替换行号 | 41.7% |
技巧：在Vivado仿真中，用
$display("Hit rate: %d%%", hit_count*100/(hit_count+miss_count));在仿真结束时自动打印命中率，避免手动计数。
5.4 Bootloader健壮性增强：添加SD卡初始化超时保护
原始bootloader.s中SD卡初始化无超时机制，若SD卡接触不良，CPU将无限等待。可插入看门狗逻辑：
# 在sd_init_loop后添加 li $t0, 0x100000 # 超时计数器（约10ms） sd_init_retry: # ... SD初始化代码 ... beq $v0, 0, sd_init_done # v0=0表示成功 addi $t0, $t0, -1 bne $t0, 0, sd_init_retry # 超时：点亮LED[0]并死循环 li $t1, 0x00000001 sw $t1, 0x40000000($zero) # LED基地址 j sd_init_retry从那以后我每次部署Bootloader，都强制走一遍SD卡超时保护逻辑——哪怕只是加一行bne $t0,0,loop，也能避免在客户现场面对一块接触不良的SD卡时，盯着黑屏发呆半小时。希望帮到你。
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