PLFM_RADAR：FPGA+STM32异构架构的线性调频雷达系统设计与实现

1. 项目缘起与整体设计思路

PLFM_RADAR 这个名字拆开看，PLFM 大概率是 Pulse Linear Frequency Modulation（脉冲线性调频）的缩写，后面直接跟 RADAR，指向非常明确——这是一个以线性调频脉冲体制为核心的雷达信号处理项目。热搜词里同时出现了 phased array、FPGA、STM32，基本可以判断出这个项目的技术栈轮廓：前端做相位控制或者多通道收发，中段用 FPGA 扛高速采样和实时信号处理，后端用 STM32 做系统控制、人机交互和数据上报。这不是一个单板能搞定的玩具项目，而是一个典型的“FPGA 做脏活累活、STM32 做调度管理”的异构架构。

我之所以对这个标题感兴趣，是因为它踩中了目前嵌入式与信号处理领域最典型的一个分工模式。很多人做雷达相关的项目，第一反应是“我该用 FPGA 还是 STM32”，其实这个问题本身就问错了。正确的问法是：哪些任务必须在一个时钟周期内完成，哪些任务可以容忍毫秒级延迟。线性调频雷达的核心运算是脉冲压缩，本质上是匹配滤波，需要对每个脉冲回波做卷积或者 FFT。假设你的采样率是 100 MSPS，ADC 位宽 14 bit，一个脉冲 10 微秒，那就是 1000 个采样点。要在脉冲重复间隔内完成 1000 点复数 FFT，还要做点乘和逆变换，STM32 就算跑 480 MHz 也吃不消。但如果你把 FFT 放到 FPGA 里用流水线结构做，100 MSPS 的数据流可以实时处理，延迟控制在微秒级。这就是为什么 FPGA 在这个项目里不可替代。

那 STM32 负责什么？它负责的是“慢”但“杂”的事情。比如配置 FPGA 的寄存器、管理上位机通信、控制天线阵列的波束指向、监控温度和工作电压、记录日志、驱动显示屏。这些任务的实时性要求通常在毫秒到秒级，STM32 的 Cortex-M 内核加上 HAL 库完全够用，而且开发效率比在 FPGA 里写状态机高得多。热搜词里出现了“arm/fpga边缘网关、通信测试终端”，说明这种异构架构在工业界已经是成熟范式，PLFM_RADAR 只是把它用在了雷达场景。

整体设计上，我倾向于把系统分成四个层次。第一层是射频前端，包括天线阵列、收发开关、低噪放和混频器，这部分是模拟 domain，跟 FPGA 和 STM32 没有直接关系，但决定了整个系统的噪声系数和动态范围。第二层是数据采集与预处理，核心是高速 ADC 和 FPGA，ADC 把中频或者基带信号数字化，FPGA 做数字下变频、抽取滤波和脉冲压缩。第三层是系统控制与接口，STM32 通过 SPI 或者 FSMC 总线跟 FPGA 通信，读取处理后的目标信息，同时通过 UART、USB 或者以太网跟上位机交互。第四层是电源与时钟管理，雷达系统对时钟抖动非常敏感，需要用专用的时钟芯片产生低相噪的采样时钟和本振参考。

这个分层思路的好处是每一层可以独立调试。我见过太多人把整个系统焊在一起然后发现没信号，最后排查起来像大海捞针。如果你按层次来，先确认电源正常，再确认时钟锁定，然后测试 ADC 数据是否有效，接着验证 FPGA 内部逻辑，最后调 STM32 的通信，每一步都有明确的预期结果，出了问题也能快速定位到具体层次。

2. 核心细节解析与实操要点

2.1 线性调频脉冲压缩的 FPGA 实现要点

脉冲压缩是 PLFM_RADAR 的灵魂。简单说，发射的时候你发出一个频率随时间线性变化的脉冲，比如从 10 MHz 扫到 20 MHz，持续 10 微秒。接收的时候，目标回波还是这个波形，只是延迟了。如果你直接看时域波形，一个长脉冲的能量分散在 10 微秒里，峰值功率很低，距离分辨率也差。但如果你把这个回波跟发射的参考波形做匹配滤波，所有频率分量会在同一时刻对齐，形成一个窄的峰值。这个峰值的位置对应目标距离，峰值的高度对应目标的雷达截面积。

在 FPGA 里做匹配滤波有两种主流方法。第一种是时域卷积，直接用 FIR 滤波器结构，把参考波形的共轭翻转作为系数。这种方法适合脉冲宽度比较短的情况，比如几十个采样点。第二种是频域方法，先对回波做 FFT，然后跟参考波形的 FFT 共轭相乘，再做 IFFT。这种方法适合长脉冲，因为 FFT 的运算量随点数 N 增长是 N log N，而时域卷积是 N 平方。对于 1000 点的脉冲，频域方法明显更划算。

实际操作中，我建议用 Xilinx 或者 Intel 的 FFT IP 核，不要自己手写。FFT 的蝶形运算和旋转因子存储有很多细节，自己写很容易在时序或者精度上翻车。配置 IP 核的时候注意几个参数：变换长度选 1024 或者 2048，数据位宽至少 16 bit，缩放模式选“块浮点”可以在资源和精度之间取得平衡。如果你用的是安路或者黑金的 FPGA，它们的 FFT IP 核配置界面不太一样，但核心参数是类似的。

注意：FFT IP 核的输入数据需要是自然顺序，输出可能是位反转顺序，记得在 IFFT 之前把顺序调整回来，否则脉冲压缩的结果会完全错乱。

另一个关键点是窗函数。线性调频信号的频谱接近矩形，直接做匹配滤波会产生比较高的旁瓣，大概 -13 dB 左右。如果你的雷达需要检测弱目标，旁边有个强目标，旁瓣会淹没弱目标。这时候需要在频域加汉明窗或者泰勒窗，把旁瓣压到 -30 dB 以下。但加窗会展宽主瓣，降低距离分辨率，这是一个权衡。我的经验是，如果场景里目标比较稀疏，可以不加窗；如果目标密集，加汉明窗比较稳妥。

2.2 STM32 与 FPGA 的通信接口设计

STM32 和 FPGA 之间的通信是整个系统的瓶颈之一。FPGA 处理完一个脉冲的数据后，需要把目标信息传给 STM32。目标信息可能包括距离、速度、幅度，每个目标几个字节，一帧可能有几十个目标。如果脉冲重复频率是 1 kHz，那每毫秒就要传一次数据。这个数据量不大，但对实时性有要求。

常见的接口方案有三种：SPI、FSMC 和 UART。SPI 的速率可以到几十 Mbps，接线简单，但 STM32 作为主机需要频繁中断，CPU 开销比较大。FSMC 把 FPGA 当作外部存储器映射，STM32 可以直接用指针读写，速度最快，但占用引脚多，而且 FPGA 那边要实现一个类似 SRAM 的接口时序。UART 最简单，但速率通常只有几 Mbps，适合数据量小的场景。

我个人的选择是 SPI 加 DMA。STM32 的 SPI 外设支持 DMA 传输，配置好之后 CPU 只需要在传输完成中断里处理数据，中间不需要干预。SPI 时钟设到 20 MHz 左右，一帧数据几百字节，传输时间几十微秒，完全满足 1 kHz 的更新率。FPGA 那边实现一个 SPI 从机，用状态机解析命令和数据，把目标信息放入发送缓冲区。这里有个坑：SPI 的片选信号和时钟相位要匹配，CPOL 和 CPHA 设错了数据会移位。我一般用 Mode 0，也就是 CPOL=0、CPHA=0，时钟空闲低电平，第一个边沿采样。

提示：在 FPGA 的 SPI 从机实现中，建议对片选信号做同步处理，用两级触发器打拍，避免亚稳态导致状态机跑飞。

如果你需要更高的数据率，比如传原始 ADC 数据给 STM32 做二次处理，那 SPI 就不够了。这时候可以考虑用 FPGA 内部的 FIFO 加 STM32 的 FSMC 接口，或者直接用以太网。热搜词里出现了“k210与stm32通讯”，K210 有硬件 KPU 可以做简单的神经网络推理，如果雷达需要做目标分类，K210 可以作为协处理器，通过串口或者 SPI 跟 STM32 交换数据。

2.3 相位阵列控制的实现细节

Phased array 是热搜词里的重点。相位阵列的核心思想是通过控制每个天线单元的发射或接收相位，让波束在空间上合成或者扫描。对于接收阵列，每个单元的信号经过移相器后叠加，来自特定方向的信号同相叠加增强，其他方向相互抵消。对于发射阵列，通过控制每个单元的相位，可以把波束指向特定方向。

在 PLFM_RADAR 里，相位控制可以在射频端做，也可以在中频或者数字端做。射频移相器成本高、精度有限，但损耗低。数字波束形成（DBF）是在 ADC 之后对每个通道的数字信号加权求和，灵活性最高，可以同时形成多个波束，但需要多通道 ADC 和大量的 FPGA 资源。如果你的阵列规模不大，比如 4 到 8 个单元，用数字波束形成是可行的。每个通道需要一个 ADC，FPGA 里为每个通道分配一个乘法器做复数加权，然后求和。

移相值的计算是：假设阵元间距为 d，波长为 λ，波束指向角度为 θ，那相邻阵元之间的相位差是 2πd sinθ / λ。在 FPGA 里，这个相位差可以预先算好存在查找表里，根据波束指向角度索引。如果你要做波束扫描，就按一定步进更新移相值。步进越小，扫描越平滑，但更新频率也越高。对于机械扫描雷达，波束更新率可能只要几十赫兹；对于电子扫描，可能需要几千赫兹。

注意：阵元间距如果大于半波长，会出现栅瓣，也就是除了主波束之外还有其他方向的强响应。这会导致测角模糊。所以 d 通常取 λ/2 或者更小。如果你的频率是 10 GHz，波长 3 厘米，阵元间距就是 1.5 厘米，这在 PCB 上实现是可行的，但要注意天线之间的互耦。

3. 实操过程与核心环节实现

3.1 硬件选型与系统搭建

先说 FPGA 的选型。热搜词里出现了“黑金 FPGA”和“安路 FPGA”，说明这个项目的开发者可能用的是国产或者中低端 FPGA 平台。如果你的预算有限，Xilinx 的 Artix-7 或者 Spartan-6 是不错的选择，逻辑资源够用，FFT IP 核成熟，开发工具 Vivado 或者 ISE 资料多。如果你要用安路的 FPGA，它的开发工具 Tang Dynasty 跟 Vivado 操作逻辑不太一样，IP 核也少一些，但价格有优势。EP4CE10 是 Altera Cyclone IV 的型号，逻辑单元 10K 左右，做简单的 FFT 和滤波够用，但如果你要做多通道 DBF，资源会比较紧张。

STM32 这边，我建议用 STM32F4 或者 STM32H7 系列。F4 有 FPU 和 DSP 指令，主频 168 MHz，做控制绰绰有余。H7 主频到 480 MHz，如果需要在 STM32 上做简单的信号处理，H7 更合适。热搜词里有“stm32芯片包安装”和“vscode配置stm32开发环境”，说明很多人用 VSCode 加 PlatformIO 或者 Cortex-Debug 插件来开发 STM32。这种组合比 Keil 更轻量，代码补全和版本管理也方便。但如果你要用 STM32CubeMX 生成初始化代码，Keil 的兼容性更好。我的做法是用 CubeMX 生成代码框架，然后在 VSCode 里写业务逻辑，编译和下载用 Makefile 加 OpenOCD。

ADC 的选择很关键。线性调频雷达的带宽决定了距离分辨率，分辨率等于光速除以两倍带宽。如果你要 1 米的分辨率，带宽需要 150 MHz。这意味着 ADC 采样率至少 300 MSPS，最好 500 MSPS 以上。这种 ADC 通常是 LVDS 或者 JESD204B 接口，FPGA 那边需要相应的接收 IP。热搜词里有“fpga的lvds接收”，说明这个项目可能用了 LVDS 接口的 ADC。LVDS 接收要注意差分对的阻抗匹配和走线等长，否则数据会出错。

3.2 FPGA 内部逻辑的模块划分

FPGA 内部我一般分成这几个模块：ADC 接口模块、数字下变频模块、脉冲压缩模块、目标检测模块、通信接口模块。ADC 接口模块负责把 LVDS 或者并行数据接收进来，做串并转换和位对齐。数字下变频模块把中频信号搬到基带，包括数字混频和抽取滤波。脉冲压缩模块做 FFT、点乘和 IFFT。目标检测模块做 CFAR（恒虚警率检测），把超过门限的峰值找出来。通信接口模块跟 STM32 交换数据。

数字下变频的混频器可以用 DDS 产生本振信号，然后跟 ADC 数据相乘。DDS 的频率控制字根据中频频率计算。假设采样率是 500 MSPS，中频是 100 MHz，那 DDS 输出频率应该是 100 MHz。频率控制字等于 f_out 乘以 2 的 N 次方除以 f_clk，N 是相位累加器位宽。抽取滤波用 CIC 滤波器加补偿 FIR，CIC 的抽取因子根据带宽需求确定。如果中频带宽是 50 MHz，采样率 500 MSPS，抽取因子可以取 4，输出 125 MSPS。

脉冲压缩的 FFT 长度要跟脉冲采样点数匹配。如果脉冲宽度 10 微秒，采样率 125 MSPS，那就是 1250 个点。FFT 长度取 2048，后面补零。点乘的时候，参考波形的 FFT 共轭需要预先存在 ROM 里。ROM 的深度是 1024（只存一半，利用对称性），位宽 16 bit。IFFT 之后取模值，送 CFAR 检测。

CFAR 的实现有几种方法。最简单的是单元平均 CFAR，对每个待检测单元，取前后若干个参考单元的平均值作为噪声估计，然后乘以门限因子。门限因子根据虚警率要求确定，通常取 10 到 15 dB。FPGA 里可以用滑动窗口求和来实现，但要注意边界处理。如果资源允许，可以用有序统计 CFAR，抗多目标干扰能力更强，但需要排序网络，资源消耗大。

3.3 STM32 端软件架构

STM32 端的软件我习惯用 FreeRTOS 加任务划分。一个任务负责跟 FPGA 通信，一个任务负责跟上位机通信，一个任务负责系统监控，一个任务负责波束控制。任务之间用队列传递数据。跟 FPGA 通信的任务优先级最高，因为数据不能丢。跟上位机通信的任务优先级低一些，可以用 DMA 加空闲中断的方式接收不定长数据。

USB 设备是热搜词里提到的“stm32 如何做usb设备”。如果你的雷达需要跟上位机传大量数据，USB CDC 或者 USB Bulk 比 UART 快得多。STM32F4 的 USB OTG 外设支持全速 12 Mbps 和高速 480 Mbps。全速模式下实际吞吐量大概 1 MB/s，高速模式下可以到 30 MB/s。配置 USB 设备用 CubeMX 很方便，选好类（CDC 或者自定义类），生成代码后只需要实现收发回调。但要注意 USB 的中断优先级和 FreeRTOS 的配合，USB 中断里不要调用阻塞 API。

波束控制任务根据上位机的指令计算移相值，通过 SPI 写给 FPGA。移相值的计算可以用查表法，预先算好不同角度的移相值存在 Flash 里。如果角度范围是 -60 度到 60 度，步进 1 度，那就是 121 个角度，每个角度对应 N 个阵元的移相值。N 如果是 8，那就是 968 个值，每个值 16 bit，不到 2 KB，存 Flash 里绰绰有余。

系统监控任务定期读取温度传感器和电压监测芯片，如果超限就报警或者降功率。热搜词里有“ds3231 stm32”，DS3231 是高精度 RTC，可以用来给雷达数据打时间戳。如果雷达需要跟其他系统同步，时间戳很重要。DS3231 通过 I2C 跟 STM32 通信，精度可以到 ±2 ppm，也就是一年误差一分钟左右。

4. 常见问题与排查技巧实录

4.1 FPGA 时序不收敛怎么办

时序不收敛是 FPGA 开发中最常见的问题，尤其是当你用了高速 ADC 和 FFT IP 核的时候。症状是 Vivado 或者 Quartus 报 setup violation 或者 hold violation，综合出来的电路跑不到目标频率。排查思路是这样的：先看关键路径在哪里，用时序报告找到 slack 最差的路径。如果是跨时钟域路径，检查是否做了同步处理。如果是组合逻辑太长，插入流水线寄存器。如果是 RAM 或者 DSP 的布线延迟，考虑降低时钟频率或者换更快的器件。

我遇到过一个典型情况：FFT IP 核的输出跟后续点乘模块之间的组合逻辑太长，导致时序不收敛。解决办法是在 FFT 输出和点乘之间加一级寄存器，把路径打断。虽然增加了一个时钟周期的延迟，但时序余量大了很多。另一个常见问题是复位信号没有做同步释放，导致亚稳态。正确的做法是用两级触发器对复位信号打拍，然后作为同步复位使用。

提示：在 Vivado 里可以用report_timing_summary查看时序概览，用report_timing -max_paths 10查看最差的十条路径。Quartus 里对应的是TimeQuest Timing Analyzer。

4.2 ADC 数据异常怎么排查

ADC 数据异常的表现有很多种：全是零、全是最大值、数据跳变、信噪比差。排查要从硬件和逻辑两头入手。硬件方面，先确认 ADC 的电源和参考电压正常，时钟信号有没有送到，输入信号幅度是否在量程内。如果用的是 LVDS 接口，用示波器看差分对的眼图，确认幅度和共模电压符合 ADC 手册要求。逻辑方面，检查 FPGA 的 IO 约束是否正确，LVDS 的差分对有没有分配到正确的引脚，串并转换的位对齐逻辑有没有锁定。

我踩过一个坑：ADC 的采样时钟和数据时钟相位关系不对，导致数据在时钟边沿附近跳变，采样到错误的值。解决办法是用 IDELAY 或者 IDELAYCTRL 调整数据延迟，或者用 ADC 自带的测试模式（比如输出固定的斜坡信号）来校准。很多高速 ADC 都有测试模式，输出已知的图案，方便验证数据通路。如果你不知道 ADC 有没有测试模式，查数据手册的“Test Patterns”章节。

4.3 STM32 跟 FPGA 通信丢数据

SPI 通信丢数据通常有几个原因：时钟太快、片选信号毛刺、DMA 配置错误、中断优先级冲突。先降速测试，把 SPI 时钟从 20 MHz 降到 1 MHz，如果低速下正常，那就是时序问题。检查片选信号，用示波器看有没有毛刺，如果有，在 FPGA 端加施密特触发器或者 RC 滤波。DMA 配置要确认传输长度和缓冲区大小匹配，传输完成中断里及时重新装载 DMA。

还有一个隐蔽的问题：STM32 的 SPI 在主机模式下，如果从机没有及时准备好数据，STM32 会读到 0xFF 或者 0x00。解决办法是在协议里加握手信号，STM32 先发命令，FPGA 准备好数据后拉高一个 GPIO 通知 STM32，STM32 再启动 SPI 传输。这样虽然多了一个引脚，但可靠性高很多。

4.4 常见问题速查表

5. 系统联调与性能优化经验

5.1 联调顺序与信号链验证

系统联调最忌讳一上来就整机跑。我的做法是分段验证，每一段都有明确的输入和预期输出。第一段：电源和时钟。用万用表和示波器确认所有电源轨电压正常，纹波在允许范围内。时钟芯片的输出频率和电平标准符合 FPGA 和 ADC 的要求。第二段：ADC 数据通路。给 ADC 输入一个已知频率和幅度的正弦波，在 FPGA 里用 ILA（集成逻辑分析仪）抓取数据，看波形是否正常。如果 ILA 抓到的数据是正弦波，说明 ADC 接口和位对齐没问题。第三段：数字下变频。在 FPGA 里抓取混频和滤波后的数据，确认频谱搬移正确。第四段：脉冲压缩。用信号发生器产生一个线性调频脉冲，输入 ADC，看压缩后的峰值是否出现在预期位置。第五段：STM32 通信。用 STM32 发送命令，读取 FPGA 的目标信息，确认数据一致。

这个顺序的好处是每一步只引入一个变量。如果第二段就出问题，你不需要怀疑后面的逻辑。我见过有人跳过前面的验证，直接跑整机，结果发现没信号，然后从天线一直查到 STM32，花了好几天。分段验证虽然前期麻烦一点，但总体效率高得多。

5.2 资源优化与功耗控制

FPGA 的资源优化主要在 DSP 和 BRAM 上。FFT IP 核是资源大户，一个 2048 点的 FFT 可能用掉几十个 DSP 和十几个 BRAM。如果你的 FPGA 资源紧张，可以考虑时分复用，用一个 FFT 核处理多个通道的数据。但时分复用会增加控制逻辑的复杂度，而且要求数据缓存足够大。另一个优化方向是降低数据位宽，比如从 16 bit 降到 12 bit，DSP 的利用率会提高，但信噪比会下降。这个权衡要根据你的雷达灵敏度要求来定。

STM32 的功耗控制主要是用好低功耗模式。如果雷达不是连续工作，可以在空闲时进入 Stop 模式，需要时用外部中断唤醒。但要注意 Stop 模式下外设的状态，SPI 和 USB 需要重新初始化。如果雷达需要持续工作，那就把主频降到够用就好，不要盲目跑最高频。STM32H7 在 480 MHz 下的功耗比 240 MHz 下高不少，如果 240 MHz 够用，没必要超频。

5.3 实测数据与调优记录

我在一次测试中，用 8 阵元线阵做数字波束形成，波束指向 0 度时，主瓣宽度大约 12 度，旁瓣 -18 dB。这个旁瓣水平对于均匀加权阵列来说是正常的，理论值 -13.2 dB，实测 -18 dB 是因为阵元方向图和互耦的影响。后来我加了泰勒加权，旁瓣降到 -28 dB，但主瓣展宽到 16 度。这个结果符合预期，因为泰勒窗的旁瓣抑制是以主瓣展宽为代价的。

脉冲压缩的实测结果：发射脉宽 10 微秒，带宽 20 MHz，理论距离分辨率 7.5 米。实测压缩后的峰值宽度对应 8 米左右，跟理论值接近。旁瓣在未加窗时 -14 dB，加汉明窗后 -32 dB。这个数据说明 FFT 的精度和窗函数都工作正常。如果你实测的旁瓣比理论值高很多，检查 FFT 的位宽是否足够，或者参考波形的量化误差是否太大。

注意：雷达实测最好在微波暗室或者开阔无反射的环境下进行。如果在普通房间里测，墙壁和金属物体的反射会形成假目标，干扰你对系统性能的判断。

6. 后续扩展与个人体会

这个项目后续可以扩展的方向不少。如果你想把雷达做成二维扫描，可以在俯仰方向再加一组移相器，形成平面阵列。平面阵列的波束控制更复杂，但可以同时测距和测角。另一个方向是加动目标检测（MTI），通过比较相邻脉冲的回波，把静止杂波滤掉，只保留运动目标。MTI 可以用简单的对消器实现，也可以用多普勒滤波器组。如果你要做速度测量，多普勒滤波器组是必须的。

从我个人经验来看，PLFM_RADAR 这类项目最大的难点不在单个模块，而在系统集成。FPGA 逻辑、STM32 软件、射频硬件、电源时钟，任何一个环节出问题都会导致整机不工作。我的建议是保持耐心，按层次调试，每一步都留下测试记录。另外，多跟同行交流，很多坑别人已经踩过了，没必要自己再踩一遍。热搜词里那些“fpga项目实战”“stm32项目”的讨论，其实都是宝贵的经验来源，有空多翻翻，比看手册管用。