补码与数制编码：8086底层硬件契约解析-开发者社区

简介：本资源是《微型计算机原理与接口技术》（尹建华主编）配套习题的完整参考答案，面向高校计算机、电子、自动化等专业本科生及考研复习者，精准解决课后习题无解析、核心概念难落地、数制转换与寻址方式易混淆等学习痛点。文件为单页PDF格式，共1个文件，大小仅23KB，轻量便携，涵盖第一章至第六章全部典型习题详解，包括二进制/十六进制/BCD码转换、原反补码计算、8086寄存器组织与段地址计算、多种寻址方式判别、指令系统汇编代码分析、存储器扩展译码设计及I/O端口编程等关键内容。已有673人学习下载，答案严格对应教材章节逻辑，每道题均含步骤推导与原理说明，如第1章详列156D→10011100B→9CH的完整转换链，第3章逐条解析寄存器寻址、相对基址变址等8类寻址方式，第5章深入对比全译码与部分译码的地址空间分配差异，助力读者构建扎实的硬件级思维框架。

1. 补码不是“负数的另一种写法”：它是一套让加法电路自动处理减法的硬件契约

你有没有试过在纸上算10000000B（8位二进制）代表什么？按常规理解，它该是128；但《微型计算机原理与接口技术》（尹建华）习题第6题直接告诉你：这是-128的补码。更反直觉的是——它没有对应的原码和反码合法表示。这不是教材出错，而是整个x86体系从8086开始就靠这套“不讲道理”的编码活着：CPU里根本没有独立的减法器，所有减法都靠加法器+补码完成。76H - 0FEH（习题第一章第11题）能无溢出执行，靠的不是运算器聪明，而是补码把A - B硬生生转成A + (-B)，而-B的补码恰好等于2^n - B。这个设计让ALU省掉一半晶体管，代价是程序员必须亲手推演10000000B的符号位权重是-128而非+128。这份习题答案PDF的价值，远不止“抄作业”——它用156道题逼你亲手拆解8086的底层契约：当寄存器显示11011100B，你得瞬间反应出这是-36的补码，而不是纠结“为什么负数开头是1”。这正是微型计算机原理最硬核的起点：所有高级抽象，都建立在这些字节级的、不容妥协的硬件约定之上。

2. 数制转换与编码：为什么0.675D = 0.1011B 是近似值，而补码计算却必须精确？

2.1 二进制小数的截断误差：从0.675D到0.BH的精度博弈

习题第一章第2题给出0.675D = 0.1011B = 0.BH，但实际计算会发现：

0.675 × 2 = 1.35 → 整数位1 0.35 × 2 = 0.7 → 整数位0 0.7 × 2 = 1.4 → 整数位1 0.4 × 2 = 0.8 → 整数位0 0.8 × 2 = 1.6 → 整数位1 ... 循环继续

真正无限循环的是0.1010110011001100...B，而答案只取前4位0.1011B（即0.6875D），误差+0.0125D。十六进制0.BH（0.6875D）本质是这种截断的标记。这揭示一个关键事实：浮点数精度问题在8086时代就已存在，只是被掩藏在BCD码和定点运算之下。习题第4题要求计算+36和-36的补码，其二进制00100100B和11011100B必须严格对应+36和-36，因为CPU的加法器会将11011100B + 00100100B直接算出00000000B（忽略进位），这是硬件级的确定性。小数转换允许近似，整数编码绝不容错——前者关乎表示，后者关乎运算契约。

2.2 BCD码：为何97要写成两个字节而非01100001B？

习题第一章第4题中8421BCD: 97的答案是97（即1001 0111B），而非01100001B（97的纯二进制）。这是因为BCD（Binary-Coded Decimal）强制每个十进制数字独占4位：9→1001,7→0111。这种设计牺牲存储效率（97用8位BCD vs 7位二进制），却换来硬件优势：7段数码管驱动、键盘输入校验、金融计算防舍入误差。8086的DAA（Decimal Adjust after Addition）指令专为此优化——当AL=10010111B（BCD的97）加00001001B（BCD的9）得10100000B时，DAA自动加6修正为00010110B（BCD的106）。习题未显式提DAA，但第6题-128的补码10000000B与BCD10000000B（数字80）的并存，恰恰暴露了8086对多编码体系的原生支持：同一字节，按补码解读是-128，按BCD解读是80，CPU靠指令前缀（如DAA）切换语义。这是接口技术的第一课：数据本身无意义，意义由上下文（指令/端口/协议）赋予。

2.3 地址空间的“虚实之辨”：0FFFF0H复位地址为何不是物理内存起点？

习题第二章第5题给出8086复位后CS=FFFFH、IP=0000H，故第一条指令地址=0FFFF0H。但注意：这不是RAM起始地址！8086采用分段机制，CS:IP经CS×16 + IP计算得物理地址。0FFFF0H是20位地址线能寻址的最高端（1MB空间的倒数16字节）。此处存放的是BIOS启动代码，而真正的RAM通常从00000H开始。关键在于：0FFFF0H是硬件强制跳转的目标，不是内存映射的逻辑起点。习题第7题90000H~9FFFFH的地址范围，需用9000H:0000H到9000H:FFFFH表示，这验证了段基址9000H左移4位得90000H。初学者常误以为地址线编号=内存物理位置，实则8086的地址总线输出是段基址左移+偏移的结果，BIU（总线接口单元）在内部完成此计算。复位地址0FFFF0H的存在，本质是给BIOS留出“最后16字节”的黄金位置，确保无论内存如何扩展，CPU总能从固定点启动——这是硬件与固件的深度耦合，也是接口技术中“时序优先于功能”的典型体现。

2.4 避坑：数制与编码的四大翻车现场

提示：以下错误在实验中导致硬件行为不可预测，非软件调试可解决

现象：用MOV AL, 97加载BCD值，后续DAA指令结果异常
原因：97是十进制数，汇编器将其解释为二进制01100001B（97D），而非BCD10010111B。DAA只对AL中形如0000-1001的半字节生效，01100001B的高4位0110合法，低4位0001合法，DAA不修正。
解决：显式写MOV AL, 10010111B或MOV AL, 97H（因97H = 10010111B），确保字节内容符合BCD格式。
现象：计算151的无符号数结果正确，但作为有符号数得+151（超出-128~+127范围）
原因：习题第4题明确区分“无符号数：151”与“符号数：-105”，因8位有符号数最大值为+127（01111111B），151D = 10010111B的最高位为1，按补码解读必为负数。
解决：用CBW（Convert Byte to Word）指令扩展符号位，或改用16位寄存器操作，避免位宽误判。
现象：0.468D = 0.0111B（习题第3题），但实际0.0111B = 0.4375D，误差达0.0305D
原因：二进制小数无法精确表示所有十进制小数，0.468的二进制是无限不循环小数0.0111011110011001...B，答案仅取前4位0.0111B。
解决：在需要高精度场景（如ADC采样），改用定点数（如Q15格式：15位小数位）或查表法，而非依赖手算近似。
现象：133Q = 91（习题第3题），但133八进制转十进制应为1×64 + 3×8 + 3 = 91D，答案未标D易误解为十六进制
原因：八进制（Q）与十六进制（H）后缀混用，91若被当作91H则等于145D，完全错误。
解决：所有数值后缀必须显式标注（91D,91H,133Q），汇编器如MASM严格依赖后缀解析，无后缀默认为十进制，但人类易读错。

3. 寻址方式与指令执行：为什么“MOV AX, [SI]”比“MOV AX, 0”多耗3个时钟周期？

3.1 寻址方式的本质：CPU如何用最少的指令字节触发最复杂的地址计算？

习题第三章第1题列出8种寻址方式，核心差异在于地址生成阶段的位置与复杂度。以MOV AX, [SI]（寄存器间接寻址）为例：

指令机器码为8B C6H（2字节）
执行时：CPU先读取SI寄存器值（16位），再以该值为地址访问内存（需地址总线输出+等待状态）
对比MOV AX, 0（立即数寻址）：机器码B8 00 00H（3字节），但地址计算为零——立即数0直接嵌入指令流，无需内存访问

关键洞察：寻址方式的选择，本质是时间（时钟周期）与空间（指令长度）的权衡。习题第2题全判“错”，因MOV [BX], [SI]违反x86规则：内存到内存传送必须经寄存器中转。这不是语法限制，而是硬件设计——EU（执行单元）的ALU只有一个数据输入端口，无法同时从两处内存取数。因此，[SI]必须先MOV AX, [SI]（读内存），再MOV [BX], AX（写内存），多耗2周期。这种“看似冗余”的约束，源于8086的微架构：BIU与EU分离，BIU负责取指/读写内存，EU专注运算，二者通过指令队列解耦。寻址方式的复杂度，直接映射到BIU的地址生成逻辑门数量。

3.2 基址变址寻址的硬件加速：为什么“[BX+SI]”比“[BX]+[SI]”快？

习题第三章第1题⑷指出[BX+SI]是基址变址寻址。其高效性源于8086的专用地址加法器：

BX和SI寄存器输出直接接入加法器，一步得出有效地址（EA）
而若手动计算MOV AX, BX→ADD AX, SI→MOV AX, [AX]，需3条指令（6+字节）、至少6周期（含寄存器操作+内存访问）

更深层的是段超越机制：默认[BX+SI]使用DS段，但可加前缀ES:强制用ES段。习题未提此细节，但第二章第6题1230H:0045H的段:偏移格式，正是段超越的基础。BIU在生成物理地址时，先取段寄存器值（如DS），左移4位，再加EA。这种设计让同一物理地址可通过不同段:偏移组合到达（如1000H:2345H与1230H:0045H均指向12345H），为内存管理预留灵活性——虽8086无MMU，但此机制是保护模式分段的雏形。

3.3 指令队列的流水线幻觉：为什么“取指”和“执行”能重叠却仍会阻塞？

习题第二章第5题表格中“指令队列：清空”，揭示8086的BIU/EU分离架构。BIU维护6字节指令队列，EU从队列取指执行。理想情况下：

BIU在EU执行MOV AX, [SI]时，已预取后续2-3条指令到队列
但当EU执行JMP或CALL时，队列被清空（因目标地址未知，预取失效）
此时BIU需重新从新地址取指，造成“取指空泡”，EU等待

习题第四章第10题冒泡排序程序MOV CX, N→DEC CX→L1: ... LOOP L2，其中LOOP指令隐含CX=CX-1并判断CX≠0，其机器码E2 xx仅2字节，但执行时需读写CX寄存器+条件跳转。若N很大，频繁LOOP会导致队列反复刷新。现代CPU用分支预测缓解，而8086靠程序员优化：习题答案用DEC CX+JNZ替代LOOP（虽多1字节），因JNZ不清空队列——这是用代码体积换执行效率的典型取舍。

3.4 避坑：寻址与指令的五大血泪经验

注意：以下问题在Proteus仿真或实板调试中高频出现，定位耗时超2小时

现象：MOV AL, [SI]读出乱码，但MOV AL, SI得正确地址值
原因：SI寄存器未初始化！习题第四章第5题MOV SI, OFFSET BUFFER1被省略，SI初始值为0，[SI]即读0000H地址，该处常为中断向量表，非用户数据区。
解决：所有指针寄存器（SI, DI, BX, BP）必须显式赋初值，MOV SI, OFFSET ARRAY是铁律。
现象：CMP AL, BL后JGE L1未跳转，但AL=80H,BL=7FH（十进制128 vs 127）
原因：JGE（Jump if Greater or Equal）是有符号比较，80H补码为-128，7FH为+127，故-128 < +127，不满足>=。
解决：无符号比较用JAE（Jump if Above or Equal），有符号用JGE，指令后缀A（无符号）与G（有符号）不可互换。
现象：SAL AX, CL（习题第三章第7题）执行后AX=0，但CL=0
原因：8086规定SAL reg, CL中，若CL=0，移位次数为0，但部分仿真器（如emu8086）有bug，CL=0时清零寄存器。真实8086硬件中CL=0无操作。
解决：添加CMP CL, 0+JE SKIP防御，或确保CL≥1。
现象：DIV BL除法溢出（#DE中断），但AX=369,BL=10（习题第四章第9题）
原因：DIV BL将AX（16位）除以BL（8位），商存AL，余数存AH。369D = 0171H，AX=0171H，但0171H / 0AH = 0025H（37），商37可存AL（8位），无溢出。若误设AX=3690H（14224D），则14224/10=1422>255，AL溢出。
解决：DIV前用CWD清零DX（对无符号数），确保DX:AX被除数高位为0；对有符号数用CDQ。
现象：XCHG AX, [BX]执行慢于MOV CX, AX→MOV AX, [BX]→MOV [BX], CX
原因：XCHG指令在8086中需3个总线周期（读内存+写内存+锁总线），而三步MOV仅2周期（因MOV寄存器间不访存）。习题答案用XCHG是为简洁，非最优。
解决：性能关键路径禁用XCHG mem, reg，改用MOV序列；仅XCHG reg, reg（如XCHG AX, BX）是单周期。

4. 存储器组织与译码：全译码为何让6116芯片地址“唯一”，而部分译码却制造幽灵内存？

4.1 全译码的硬件成本：用更多门电路换绝对地址确定性

习题第五章第8题定义全译码：“将除片内寻址外的全部高位地址线都作为地址译码器输入”。以6116（2K×8 RAM）为例：

片内寻址需11位（2^11=2048），故A0-A10接芯片地址线
8086地址总线20位（A0-A19），剩余A11-A19共9位参与译码
译码器（如74LS138）输入9位，输出2^9=512根片选线，每根唯一对应一个2KB地址块

习题第11题“第1组地址00000H~007FFH”，即A11-A19全为0时选中。这种设计下，00000H只能被第1组响应，绝无歧义。但代价是：9位译码需多级74LS138级联，增加PCB布线难度和信号延迟。而部分译码（如仅用A15-A19译码）仅5位，输出32根片选线，但00000H和08000H（A15=1）可能共用同一片选——因A11-A14未参与译码，它们被“忽略”，导致地址重叠。习题答案称其“浪费地址空间”，实则是硬件偷懒：用地址线悬空（高阻态）替代译码逻辑，但悬空线电平不稳定，易受干扰，造成随机访问错误。

4.2 存储器扩展的物理约束：为什么6116要“每2片构成1组”？

习题第五章第11题要求“每2片构成1组，数据线一片接DB0-7，另一片接DB8-15”。这是因6116是8位数据总线芯片，而8086数据总线16位。单片6116只能提供低8位（D0-D7）或高8位（D8-D15），必须成对使用才能组成16位字。

第1组：6116#1的D0-D7接CPU D0-D7，6116#2的D0-D7接CPU D8-D15
两片共享同一地址线（A0-A10）和控制线（/CE,/OE,/WE）
读写时，CPU发出16位数据，两片同步输出/输入各自8位

若误将两片都接D0-D7，则高8位永远为0，MOV AX, [SI]读出的AX低8位正确、高8位为0。习题答案强调“片内译码线，并接到4片”，即A0-A10必须1对1连接，任何错位（如A5接A6）将导致地址映射错乱——这是硬件焊接的致命细节，仿真器无法捕捉。

4.3 地址空间划分的时序真相：空闲周期（Ti）与等待周期（Tw）如何被BIU调度？

习题第二章第11题描述“等待周期：8086与慢速设备交换信息时插入”，但未说明BIU如何决策。真相是：

BIU在T3状态采样READY引脚，若为低电平，则插入Tw（等待状态），保持地址/数据/控制信号不变
空闲周期（Ti）发生在总线周期结束、下一周期开始前，此时BIU不驱动总线，但指令队列可能仍在填充

关键点：Tw由外部硬件（如74LS123单稳态触发器）生成，Ti由BIU内部状态机产生。习题中“总线周期的T3和T4之间插入Tw”，实为T3后若READY无效，则进入Tw1，Tw1后仍无效则Tw2……直至READY有效才进入T4。而Ti无外部信号控制，是BIU的“呼吸间隙”。这解释了为何高速RAM无需Tw，但慢速ROM需插入Tw——硬件设计者必须在地址译码电路中集成READY生成逻辑，否则CPU会读到无效数据。

4.4 避坑：存储器接口的四大硬件级陷阱

提示：以下问题导致板级调试失败，示波器抓取地址/数据线可验证

现象：6116写入数据后读出为FFH（全1）
原因：/WE（写使能）信号未正确连接！6116的/WE低电平写入，若悬空或接高电平，则永远处于读模式，写操作无效。
解决：用示波器测/WE引脚，确认在MOV [BX], AX执行时出现窄脉冲低电平；检查译码电路是否将CPU的/WR信号正确反相后接/WE。
现象：2716（EPROM）地址范围00000H~007FFH可读，但00800H~00FFFH读出乱码
原因：部分译码中A11未参与译码，但2716的A11引脚悬空。CMOS器件悬空引脚易受干扰，导致内部地址锁存器误动作。
解决：所有未用地址线（A11-A19）必须上拉（接VCC）或下拉（接地），禁止悬空。习题答案“部分译码”方案在实板中必须补此硬件措施。
现象：MOV AX, [1234H]读出值正确，但MOV AX, [SI]（SI=1234H）读出乱码
原因：段寄存器DS未设置！[1234H]是直接寻址，使用DS段；[SI]默认也用DS，若DS=0，则物理地址=00000H + 1234H = 01234H，而非预期的DS×16 + 1234H。
解决：初始化代码必加MOV AX, DATA→MOV DS, AX，DATA为数据段地址。
现象：8255A的PA口输出正常，但PC0控制ADC0809的START信号无反应
原因：8255A的PC0是位控，需先写控制字92H（习题第十章第6题）使PC0为输出，再写01H置1。若控制字写错（如80H），PC0为输入，写01H无效。
解决：用逻辑分析仪捕获8255A控制端口（PORTC）写入时序，确认92H写入后再写01H；检查控制字格式：D7D6D5D4 D3D2D1D0 = 10010010B，D7=1为方式选择，D6D5=00为方式0，D4=1为A口输出，D3=0为B口输入，D2=0为C口高4位输入，D1D0=10为C口低4位输出。

5. 接口芯片编程：8259A的ICW1=12H为何暗含“边沿触发+单片级联”玄机？

5.1 ICW1的位域密码：12H（00010010B）如何定义中断控制器基因？

习题第七章第11题给出ICW1=12H，其二进制00010010B每一位都是硬件配置开关：

D4=1：启用ICW4（必须置1，否则后续ICW2/ICW3无效）
D1=1：边沿触发（Edge Triggered）——中断请求信号从低到高跳变时响应
D0=0：单片8259A（非级联）——若为1，则需ICW3定义从片号

而习题第12题初始化程序MOV AL,13H（00010011B），D0=1，表明此为级联系统主片。ICW1=12H与13H的差异，直接决定硬件连线：边沿触发要求中断源（如8255A）用上升沿驱动/INT，电平触发则需持续高电平。习题第14题“OCW2的D7位为0，故采用优先级固定方式”，因D7=0表示非特殊EOI（End of Interrupt），CPU响应中断后，8259A自动将当前IRi置为最低优先级，下次同级中断被屏蔽——这是硬件实现的优先级轮询，无需软件干预。

5.2 8253定时器的“方式2”为何是分频器而非计数器？

习题第九章第4题要求“方式2与方式0组合”，方式2（Rate Generator）的特性是：

写入计数值N后，OUT引脚先输出低电平（1个CLK周期），再输出高电平（N-1个CLK周期），循环往复
即OUT频率 = CLK频率 / N，本质是N分频

而方式0（Interrupt on Terminal Count）是计数结束中断。习题第5题“计数器0工作在方式1下，进行16位BCD码计数”，方式1（Hardware Retriggerable One-Shot）需GATE上升沿触发，计满后OUT变低，直到下次GATE触发。方式选择不是功能叠加，而是硬件状态机切换：8253内部有独立的状态机，写入控制字即加载对应FSM。习题答案中83H（方式3，方波发生器）与B4H（方式2）的差异，仅在控制字D3D2位，但硬件行为天壤之别——这印证接口技术的核心：寄存器写入不是“设置参数”，而是向状态机发送指令。

5.3 串行通信的“忙等待”为何是可靠性的双刃剑？

习题第八章第18题发送程序：

MOV AL, 5BH ; 写线路控制寄存器 OUT 2FBH, AL MOV AL, 11H ; 写中断使能寄存器 OUT 2FBH, AL NEXT: MOV DX, 2F8H ; 读线路状态寄存器 IN AL, DX AND AL, 01H ; 检查D0（THR空） JZ NEXT ; 未空则循环

JZ NEXT是典型的忙等待（Polling），它假设CPU速度远高于UART，能及时捕获THR（Transmit Holding Register）空标志。但若系统负载高，循环过长，可能错过发送窗口。习题接收程序用RCR AL, 00H（右循环移位）配合JNC检查RXRDY（接收就绪），因RCR不影响CF，此处应为TEST AL, 02H（检查D1位）。这种手写汇编的脆弱性，正是现代操作系统用中断+DMA替代轮询的根本原因——但理解轮询，才能懂中断的必要性。

5.4 避坑：接口芯片的三大“黑匣子”故障

注意：以下问题在实板中表现为间歇性失效，示波器是唯一诊断工具

现象：8259A初始化后，中断服务程序不执行
原因：ICW2=70H（习题第11题）设中断向量基址为70H，即IR0对应中断向量70H，但中断向量表中70H处未写入ISR地址。8086从70H×4=1C0H取CS，70H×4+2=1C2H取IP，若该处为0，则跳转到0000:0000（复位向量）。
解决：用DEBUG或写入程序，将ISR入口地址（CS:IP）写入内存1C0H和1C2H；确认CLI（关中断）在初始化前执行，避免中断打断初始化。
现象：8253计数器输出频率稳定，但用作波特率发生器时通信错误
原因：方式2输出是高低电平交替，但UART要求精确的时钟边沿。若CLK输入抖动，或OUT上升沿未对齐UART采样点，将导致采样错误。习题第6题MOV AL, 05H写计数器1，若CLK=1.8432MHz，则OUT=1.8432MHz/5=368.64kHz，非标准波特率基准。
解决：查8253数据手册，确认OUT信号的建立/保持时间满足UART要求；用示波器测OUT波形，确保占空比接近50%。
现象：ADC0809转换后，8255A的PB0（EOC）始终为高，JNC WW死循环
原因：EOC信号是ADC0809的“转换结束”开漏输出，需外接上拉电阻（通常10kΩ）至+5V。若未上拉，EOC悬空，读入为随机电平。
解决：在PB0引脚与+5V间焊接10kΩ电阻；用万用表测PB0对地电压，转换中应为高（>2.4V），结束时拉低（<0.8V）。