DE1-SoC 硬件原理图与开发手册：FPGA/HPS三层架构、启动调试与固化

简介：DE1-SoC硬件原理图及开发手册面向使用DE1-SoC开发板的嵌入式工程师、FPGA学习者及高校实验人员，围绕板卡硬件结构、FPGA配置与板载外设使用提供系统参考，适合从入门认知到实际项目调试的多个阶段。资源包共1个文件，为PDF格式，大小约7.1MB，便于在电脑或平板上查阅，也适合作为实验课与项目开发时的随手机册。目前已有1323人学习下载，说明其在DE1-SoC学习群体中具有一定参考价值。内容从开发套件包装清单、系统光盘与帮助获取讲起，继而解析开发板布局、组件与块图，帮助读者建立处理器、内存和外设连接的整体认识；随后覆盖FPGA配置模式、Cyclone V SoC FPGA配置、板载LED/按钮/开关、复位与时钟电路，并延伸到7段数码管、GPIO扩展、音频CODEC、I2C多路复用、VGA、TV解码及红外收发等外设。读者可据此核对硬件原理、理解接口位置与信号关系，为嵌入式硬件设计和FPGA实践提供查漏补缺的依据。

1. 别把这块板当单片机：DE1-SoC 硬件原理图及开发手册先要读懂的三层结构

搜 DE1-SoC 硬件原理图及开发手册的人，多半已经在板子前坐了一下午：工程编译通过，下载提示成功，板子一动不动。最常见的误判是把这块板当成“引脚多一点的单片机”，按 STM32 那套思路找个例程点灯。真正卡人的不是代码，是这块板有三层结构：FPGA 逻辑侧、HPS（ARM 硬核处理器系统）侧，以及把两边缝起来的总线桥。手册九章基本就按这三条线切：第 3 章板级硬件，第 5 章纯 FPGA 例程，第 6 章纯 HPS 例程，第 7 章才把两边合起来。手里有板子要跑 Linux、想把加速器挂到 ARM 上、被“固件跑不起来”耗掉两天的，先按这个分层读一遍再动手。

2. 原理图与框图对照：把九个章节拆成三类外设访问路径

这份手册最容易走偏的地方，是把它当小说从第 1 页读到第 116 页。它的实际结构是一份查阅型资料：九个章节对应的是三条互不重叠的动手路径，你一次只会走其中一条。先把路径选对，再去翻对应的章节，比通读省下的时间不止三天。这一章讲怎么把目录变成索引，以及为什么“外设挂在哪一侧”这个问题决定了后面所有代码的写法。

2.1 章节骨架对应的三条动手路径

拿到手册先看目录，把九章归成三堆：板级认知（1、2、3 章）、纯逻辑开发（5、8 章）、处理器系统开发（6、7 章），第 4 章的 System Builder 是两条路径共用的起手式。归堆之后你会发现，做嵌入式硬件的人常用的其实只有其中一堆半。

这张表的价值在于：当你被某个现象卡住时，能立刻判断该去翻哪一格。比如串口一行字都不打印，那是第 3.7 节和第 6 章的事，跟第 5 章的音频例程没有任何关系，别在那里耗时间。

2.2 外设到底挂在哪一侧：三类分法

手册第 2.2 节的框图信息量最大，但很多人扫一眼就翻过去了。它真正回答的问题是：这个外设的寄存器，我该从 Verilog 里访问，还是从 Linux 里访问。按归属分成三类，后面写代码时基本不会迷路。

第一类只挂 FPGA 侧：64MB、16 位数据总线的 SDRAM，4 个按键、10 个拨码、10 个红色 LED，6 个七段数码管，VGA DAC，TV 解码器，红外收发，PS/2 口，8 通道 12 位 ADC，24 位音频 CODEC，以及两个 40 针扩展口。这些东西在 FPGA 眼里就是普通引脚或者 Avalon 从设备，ARM 默认看不见。

第二类只挂 HPS 侧：1GB DDR3（32 位总线）、千兆以太网 PHY、UART 转 USB、Micro SD 卡座、双口 USB Host、I2C 接口的重力传感器、LTC 扩展口，以及 HPS 自己的 1 个按键和 1 个 LED。这些由 ARM 直接管，跑 Linux 时是标准外设节点。

第三类最容易出事，是两侧都有同名资源：LED 一共 11 个，FPGA 侧 10 个加 HPS 侧 1 个；按键一共 5 个，FPGA 侧 4 个加 HPS 侧 1 个。原理图上它们是两套完全不同的网络名，落在不同的 bank 上。我见过有人照着第 6 章的 HPS 例程改代码，改完去动第 5 章的约束文件，编译一路绿灯，板子上那个灯就是不亮——约束到 FPGA 侧的 LED 网络去了。

// top.v —— 端口名直接沿用原理图网络名，改代码时能一眼回查手册 module top ( input wire CLOCK_50, // 板载 50MHz，四路时钟源之一 input wire [3:0] KEY, // FPGA 侧按键，共 4 个 input wire [9:0] SW, // FPGA 侧拨码，共 10 个 output wire [9:0] LEDR, // FPGA 侧红色 LED，共 10 个 output wire [6:0] HEX0, HEX1, HEX2, // 七段数码管，段码 output wire [5:0] HEX_SEL, // 位选，极性照手册 3.6.2 的表 inout wire FPGA_I2C_SDAT, // 经 I2C 多路复用器出来的总线 inout wire FPGA_I2C_SCLK );

这段声明的重点不在语法，在命名策略：端口名和原理图网络名保持一致，将来出问题可以拿信号名直接在手冊里搜。引脚号一律照第 3 章的外设引脚表逐条填进 QSF，不要凭记忆写，也不要从别的板子的工程里复制——Cyclone V 的封装引脚复用极多，抄错一个就是“编译通过但行为诡异”的玄学问题。

2.3 原理图的阅读顺序：电源、时钟、配置、外设

硬件原理图 PDF 动辄几十页，从头翻效率极低。我一般按固定顺序走一遍，二十分钟能建立完整印象。

先看电源树。板子从 12V DC 输入，经过几级开关电源分出各路电压，分别供给 FPGA 内核、各个 IO bank、DDR3、以及模拟部分。这一步的意义是搞清楚每个 bank 的电平标准，它直接决定你在 Quartus 里给引脚选什么 IO Standard。bank 电压和 IO 标准不匹配，综合能过、时序报得也漂亮，上板就是不通，这类问题最难查。

再看时钟。板载时钟发生器出四路 50MHz 送进 FPGA，另外 HPS 侧有自己的一套时钟输入。把这几个时钟的走向记下来，后面写 SDC 约束时不用来回翻。

然后看配置链路。EPCS128 串行配置器件怎么连到 FPGA，MSEL 引脚由哪几个拨码控制，USB-Blaster II 的 JTAG 走哪几根线。这一节和第 3.1、3.2 节是同一件事的两面，原理图看走线，手册看时序和模式定义。

最后才是外设。40 针扩展口有二极管做保护，意味着它不能当双向口随便用，驱动能力也有限；ADC 是 SPI 接口，量程 0～4.096V，8 通道 12 位，500KSPS 采样率，超量程会削顶。这些细节在框图上都没有，只在原理图和分节说明里。

提示：原理图和手册对照看的时候，先在手冊第 3 章找到外设对应的分节编号，再回原理图定位网络名，最后才去改代码。顺序反了，改的是自己脑补的电路。

3. MSEL 配置模式与时钟树：上电那一刻到底发生了什么

所有“板子没反应”的问题，往上追基本都能追到上电后的头几百毫秒。这段时间里 FPFA 在采样配置引脚、从某个地方加载比特流、等待时钟稳定、然后释放复位。这一章把这三件事拆开讲，因为它们的排查手法完全不同。

3.1 MSEL 拨码决定板子从哪儿加载比特流

MSEL 是一组模式选择引脚，只在配置时刻采样一次，采到的组合决定了 FPGA 从哪个通道拿配置数据：是从 EPCS 配置器件读，还是走 JTAG 由下载器灌进去。DE1-SoC 上这几个引脚接到了拨码开关，手册第 3.1 节给了完整对应表。

关键点在于“只在配置时刻采样”。你改了拨码，如果不彻底断电再上电，FPGA 已经完成配置，新状态根本不会被读到。我头一次遇到这个问题时，改了拨码、按了复位按钮、重新下载了一遍 SOF，全都没用，最后拔电源重插才好。热复位不会让 FPGA 重新走配置流程，这一点后面讲复位链时还会再提一次。

另一个常见误区是把 JTAG 模式当成“调试模式”。JTAG 下载的比特流只存在 SRAM 里，掉电即失。想让它上电自动起来，必须走第 8 章的 JIC 固化流程，把数据写进 EPCS。调代码阶段用 JTAG 没问题，但别拿它验证“上电自启动”。

3.2 三条复位线：冷复位、热复位和 FPGA 自己的复位

板子上有三种复位，功能差别很大，手册第 3.4 节有说明，但文字比较克制，实际踩过才知道疼。

HPS_RESET_n 是冷复位，把整个 HPS 子系统拉回初始状态，包括 DDR3 控制器、外设控制器、以及处理器核。按下它，DDR 里的内容全丢，Linux 相当于重新上电。

HPS_WARM_RST_n 是热复位，只复位处理器核和部分逻辑，DDR 控制器保持工作、内存内容保留。这个在调试内核启动时很有用：改完设备树重新加载，不用等一次完整的冷启动。

FPGA 逻辑侧没有全局复位按钮。这一点经常被忽略——纯 FPGA 工程里，你写的每个寄存器都必须自己管好上电初值，或者从某个引脚引出复位。依赖“上电自动复位”在仿真里看不出问题，上板就是随机态。

// 异步复位、同步释放：把按键这种毛刺源接成干净的复位 reg [1:0] rst_sync; always @(posedge CLOCK_50 or negedge KEY[0]) begin if (!KEY[0]) rst_sync <= 2'b00; // 按键按下，异步清零 else rst_sync <= {rst_sync[0], 1'b1}; end wire rst_n = rst_sync[1]; // 释放沿与 CLOCK_50 对齐

这段的作用是把机械按键的抖动和异步释放沿隔离掉。rst_sync是一个两位移位寄存器，第一级异步响应按键，第二级把释放动作同步到CLOCK_50域。参数上没什么可调的，位宽保持 2 位即可；如果时钟频率很低，可以加到 3 位。真正要注意的是KEY的极性——FPGA 侧按键是按下为低，如果你把negedge写成posedge，逻辑会一直处在复位态，表现就是“什么都没发生”。

3.3 四路 50MHz 与 PLL：时钟从哪来、怎么分

板载时钟发生器给 FPGA 提供四路 50MHz，分别接到不同的时钟输入引脚。为什么是四路而不是一路加片内分频？因为不同外设需要不同的时钟域，用独立的输入引脚可以减少跨域耦合，也让布局布线更自由。手册第 3.5 节标了每一路的去向。

需要其他频率时走片内 PLL。Cyclone V SoC 这颗器件有 6 个分数分频 PLL，够大多数场景用。我的习惯是：50MHz 作为系统主时钟直接进逻辑，需要 100MHz、25MHz 之类在 PLL 里生成，不要用计数器自己分频出时钟信号去驱动逻辑——那是典型的能用但会出事写法，工具链不会给你做时钟树平衡。

# top.sdc —— 时序约束，时钟和输入延时都要写 create_clock -name clk50 -period 20.000 [get_ports CLOCK_50] derive_pll_clocks derive_clock_uncertainty # 按键和拨码是异步输入，给个保守的输入延时 set_input_delay -clock clk50 -max 3.000 [get_ports {KEY[*] SW[*]}] set_input_delay -clock clk50 -min 0.500 [get_ports {KEY[*] SW[*]}]

-period 20.000对应 50MHz，单位是纳秒，改时钟频率时这个数必须同步改，否则时序分析全是假的。derive_pll_clocks让工具从 PLL 配置自动推导输出时钟，不用手写。输入延时那两个值不是精确测量结果，是给异步慢速信号留的余量，按键拨码这类人手动的东西，3ns 已经足够宽松；如果你接了外部高速器件，这两个数必须按器件手册的建立保持时间重算。

3.4 状态元素：没有串口的时候怎么确认它还活着

纯 FPGA 工程没有 printf，调试手段就三个：板载 LED、七段数码管、以及片内逻辑分析仪。

LED 最简单，但直接拿 50MHz 时钟去驱动，肉眼看到的是常亮，你以为程序卡死了，其实它在以每秒五千万次翻转。常见做法是做一个计数器分频到 1Hz 左右再驱动，闪烁频率就是心跳。七段数码管信息密度更高，可以把某个计数器的值直接译码显示，但要注意位选扫描频率——扫太快亮度不够，扫太慢会闪，手册 3.6.2 节给了段码和位选的定义，极性照表来，别抄网上的例程，共阳共阴搞反了就是一片乱码。

信号实在太多、时序又对不上时，上片内逻辑分析仪抓波形。它的采样深度受片内存储器限制，触发条件要设得准，否则抓一堆没用的数据。这个工具的定位是“最后一公里”，不是常规调试手段。

4. System Builder 与 GHRD：从空工程到能跑 Linux 的硬件平台

手写一个包含 HPS 的 Qsys 系统，对新手来说基本是劝退级操作：HPS 组件有几十个配置项，DDR3 时序参数、时钟频率、外设使能、启动引脚，漏一个就起不来。手册第 4 章给的 System Builder 就是来解决这个问题的，但它解决的问题有边界，搞不清边界反而会被它坑。

4.1 System Builder 生成什么、不生成什么

它生成的是一个最小可用系统：HPS 组件按你选的型号配好，挂上 DDR3、时钟、复位、以及几个基础外设，再自动连到 FPGA 侧的轻量桥 h2f_lw 上，同时输出顶层文件、引脚约束、以及配套的 preloader 源码包。这套东西业内叫 GHRD（黄金参考设计），意思是“保证能跑起来的最小集合”。

它不生成的东西同样重要。设备树里针对具体外设的节点细节不会给你补全；FPGA 侧你自己写的 IP 不会被自动接进去；中断号需要手工分配；两个 40 针扩展口上的外设驱动更是完全没有。把它当成起点，别当成终点。

还有一个隐性坑：System Builder 生成工程时会锁定当时的 Quartus 版本。手册正文里提到的流程对应 v16.0 那个年代的工具链，如果你装的是更新版本，生成脚本可能报语法错误或者组件找不到。常见做法是优先用和工程年代接近的版本打开，实在不行就手工在 Platform Designer 里重建 HPS 组件，参数照手册表格抄。

4.2 手工改连接的三个必查点

在 GHRD 基础上加自己的 IP，有三处必须逐一确认，漏一处就是“编译通过、系统起不来”。

第一是地址映射。h2f_lw 轻量桥的地址空间有限，新挂的 IP 要在这里分配一段不冲突的基地址，并且这个基地址必须和设备树里写的reg完全一致。差一个字节偏移，Linux 里读写的就是隔壁外设的寄存器。

第二是中断号。HPS 的中断控制器输入是有限的，多个 IP 共享时要正确设置优先级和触发类型。电平触发和边沿触发搞反，表现是中断来了只进一次，或者疯狂进。

第三是时钟和复位。新 IP 的时钟输入必须接到同一个时钟域，复位要连到系统复位。看起来是废话，但 Platform Designer 里手动连线时漏掉一根clock是很常见的事，工具只会给个警告，不会拦住你编译。

4.3 从编译到下载：命令行流程

图形界面点多了容易忘步骤，我习惯用命令行跑完整流程，可复现、可脚本化。

# 1. 综合、布局布线、生成 SOF，一条命令跑完整 flow quartus_sh --flow compile top # 2. 通过 JTAG 把 SOF 灌进 FPGA（掉电即失，仅用于调试） quartus_pgm -c "USB-Blaster II" -m jtag -o "p;output_files/top.sof"

--flow compile是完整的编译流程，等价于在图形界面里点一次全编译，工程名top对应top.qpf。quartus_pgm的参数里，-c指定下载器型号，板载那个叫 USB-Blaster II；-m jtag是下载模式；-o后面的格式是“操作;文件”，p表示 program。如果同时连着多个下载器，需要加-i指定索引，否则工具会随便挑一个。

编译时间在中等规模工程上通常是几分钟，第一次编译还要生成器件数据库，会更久。这期间别急着开下载工具，SOF 文件还没落地。

4.4 preloader 与设备树：软硬交界的两个文件

硬件工程生成之后，软件侧还有两个文件必须跟着更新，这是新手最容易漏的一环。

preloader 负责最早期初始化：配置 DDR3 控制器、设置时钟、把 U-Boot 拉起来。它的源码包是由硬件工程导出的，硬件改了 HPS 配置（比如改了 DDR 频率、加了外设），preloader 必须重新生成，否则就是串口黑屏——DDR 参数不对，U-Boot 根本没机会运行。

# 在 bsp-editor 里导入硬件导出的 .sopcinfo，生成 settings.bsp bsp-editor # 生成后编译 preloader make -C software/spl_bsp

bsp-editor是图形工具，导入sopcinfo文件后勾选需要的外设驱动，导出配置文件，然后 make 编译。这一步的输入是硬件工程导出的sopcinfo，不是 QSF，别搞混。编译产物里有preloader-mkpimage.bin，后面做启动卡要用。

设备树这边，自定义 IP 需要手工补节点：

/* 自定义 IP 挂在 h2f_lw 桥上，地址从 Platform Designer 的 Address Map 原样抄 */ my_accel: my-accel@0x00020000 { compatible = "vendor,my-accel"; reg = <0x00020000 0x1000>; /* 基地址 + 长度，长度和 IP 的地址跨度一致 */ clocks = <&clk_0>; status = "okay"; };

reg里的两个数必须和硬件侧一一对应，第二个数是地址跨度，写小了内核只映射一部分寄存器，访问越界段会直接报总线错误。compatible字符串要和驱动里的匹配表一字不差，大小写都算。

5. 避坑与排查：五条血泪记录，每条都能对上现象

这一章列的是我在类似板子上真实遇到过的五类问题，按“现象 → 原因 → 解决”写。它们的共同点是：编译工具全程不报错，问题只在上板之后才暴露，所以只能靠现象反推。

5.1 下载成功但板子毫无反应

现象：quartus_pgm返回成功，进度条走完，板子上 LED 全灭，按键无响应。

原因：MSEL 拨码停在 JTAG 相关位置，或者拨码改过但没有彻底断电，FPGA 仍在用上一次采样的模式。另一种可能是顶层模块的端口名和约束文件里的名字对不上，约束静默失效，所有信号落在默认引脚上。

解决：先拔电源等三秒再上电，确认拨码状态；再看编译报告里有没有“pin not found”之类的警告，这类警告必须当错误处理。我现在的习惯是每次改完约束，先在 Pin Planner 里过一遍实际分配表，确认每一个端口都真落到了引脚上。

5.2 串口一行字都不打印

现象：SD 卡烧好启动镜像，上电后串口终端空白，冷复位热复位都试过。

原因：硬件工程改过 HPS 配置，但 preloader 还是旧的那份，DDR3 参数不匹配，初始化阶段就挂了。也可能是 UART 的波特率或者引脚复用配置和实际接线不符。

解决：重新用 bsp-editor 从当前sopcinfo生成 preloader 并重编，替换启动卡里的镜像。排查顺序上，先确认 UART 本身能通（用第 6 章的 Hello 例程单独验证），再去查启动链路，不然两个变量混在一起查不清楚。

5.3 七段数码管显示乱码或者全亮

现象：译码逻辑对着仿真波形看没问题，上板后六个数码管同时亮或者显示奇怪的段。

原因：段码极性和位选极性搞反了，或者位选扫描频率落在一个尴尬区间，人眼看到的是多个位叠加。另一个高频原因是把段码和位选的引脚搞混，这两种信号在原理图上挨得很近。

解决：回手册 3.6.2 节，把段码表和位选定义逐条对照，先只点亮一位验证极性，再开扫描。扫描频率我一般设在 1kHz 左右，六位轮流，每位实际刷新约 160Hz，肉眼看不出闪。

5.4 ADC 读数乱跳或者一直顶到最大值

现象：输入一个稳定电压，采回来的码值波动几十个 LSB，或者始终是满量程。

原因：输入超量程。这颗 ADC 的量程是 0～4.096V，8 通道 12 位，如果你按 3.3V 系统的习惯直接接信号，超过 4.096V 的部分会被削平，读数就贴在最大值不动。参考电压不稳或者地线没接好，也会导致码值抖动。

解决：输入端加分压或者钳位，保证不超过量程；模拟地和数字地分开走，采样时钟离 SPI 时钟远一点。软件上做多次采样取中值，比取平均更能压住偶发的野值。

5.5 改了自定义 IP 之后 Linux 一访问就报总线错误

现象：驱动 insmod 成功，第一次 read 就触发 kernel panic 或者返回总线错误。

原因：设备树里的reg地址和 Platform Designer 里分配的地址不一致，或者地址跨度写小了，内核只做了一部分映射。

解决：把 Address Map 截图和设备树节点并排放，逐位对。跨度那一栏容易看错单位，有的是字节，有的是 KB，按 IP 实际寄存器数量往上取整到 4KB 边界最稳妥。

6. SOF 转 JIC 固化到 EPCS：三行命令和一次后悔药

调试阶段用 JTAG 灌 SOF 很方便，但 SOF 只活在 SRAM 里，一断电就没了。要给板子做成“上电即运行”的成品，必须把配置数据写进 EPCS128 这颗串行配置器件。手册第 8 章讲的就是这个流程，我把它压成可复现的三步。

6.1 先转格式：SOF 到 JIC

EPCS 不认 SOF，需要先转成 JIC（JTAG Indirect Configuration）格式，这个文件里包含了烧写时用的引导数据。

# -c 表示转换，-o 后面跟转换选项 quartus_cpf -c -o bitstream_compression=on output_files/top.sof top.jic

-c是 convert 模式，不是 copy。bitstream_compression=on打开压缩，能省下不少 EPCS 空间，对 128Mbit 的器件来说不是必需，但压缩后烧写时间更短。转换时工具会问配置器件型号，选 EPCS128，选错了文件生成出来也是废的。不同版本的quartus_cpf参数略有出入，拿不准就敲quartus_cpf --help看一眼，比照抄别人的命令行靠谱。

转换成功的标志是生成了一个和 SOF 同名的 JIC 文件，大小通常比 SOF 小一截。

6.2 烧写与擦除

# 烧写 JIC 到 EPCS quartus_pgm -c "USB-Blaster II" -m jtag -o "p;top.jic" # 需要重来时先擦除 quartus_pgm -c "USB-Blaster II" -m jtag -o "e;EPCS128"

烧写走的是 JTAG 通道，但目标是 EPCS 器件，工具内部会自动切到间接配置流程，所以拨码不用改。擦除命令里的e是 erase，后面跟器件型号。整个过程比烧 SOF 慢不少，耐心等进度条走完，中途拔线可能把配置器件写坏，虽然还能再擦，但浪费一轮时间。

烧完之后必须断电重上电，让 FPGA 按 MSEL 设定的模式从 EPCS 重新加载，这一步不能省。我见过有人烧完直接按热复位，发现没生效就以为烧失败了。

6.3 验证与一个改不掉的习惯

验证方法很简单：拔掉下载器，只留电源，上电。如果设计正常跑起来，说明固化成功。再补一刀，把下载器插回去但不开 Quartus，确认不是下载器在偷偷供电——虽然概率低，但排查时排除掉一个变量总是好的。

从那以后我每次做完固化，都会强制走一遍“断电—拔下载器—上电—观察 30 秒”的流程，确认它能自己活过来才算交付。这个习惯救过我好几次：有一次 JIC 转的时候配置器件型号选错，烧写全绿，上电毫无反应，如果不做这一步，板子装进设备里才发现问题，返工成本翻几倍。

另外提醒一句，EPCS 里存的是配置数据，不是文件系统。别把它当成小容量 Flash 往里写用户数据，那不是它的用途。真要存参数，HPS 侧的 SD 卡或者外挂存储才是正路。希望帮到你。

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