嘉立创PCB布线实战手记：在EasyEDA里把等长布线“调准、调稳、调进工厂”
你有没有遇到过这样的场景——
DDR4内存跑不通，示波器上看DQS和DQ边沿错开了一大截；
USB 3.2眼图闭合，反复换线、改终端、加磁珠都没用；
嘉立创回板后测试失败，工厂反馈：“蛇形线间距只有3.2mil，低于4mil最小工艺要求”。
这些不是玄学，而是等长布线没落在实处的典型症状。它不像画个电源平面那样直观，也不像加个去耦电容有明确公式可套；它是信号路径上一段段“看得见但摸不着”的几何操作，却直接决定高速链路能不能点亮、能不能量产、能不能过温循。
而真正卡住工程师的，从来不是“要不要等长”，而是：
✅ 怎么知道该控到多少毫米？——是看JEDEC文档，还是看嘉立创叠层表？
✅ EasyEDA里点几下“自动调长”，出来的蛇形线真的能过嘉立创的CAM审核？
✅ 差分对内5 mil容差，是指物理长度？还是电气长度？过孔算不算？阻焊偏移要不要补偿？
✅ 最关键的是：当你的设计交给嘉立创打样时，他们看到的不只是Gerber，还有你藏在IPC-2581里的约束逻辑——那套逻辑，是否经得起工厂级DFM推演？
下面这整篇内容，就是我过去三年在嘉立创打样超60+款高速板（从LPDDR4到PCIe Gen3，从MIPI CSI-2到USB 3.2 Gen2x2）的真实布线笔记。没有PPT式理论堆砌，只讲怎么在EasyEDA里动手指、设参数、避坑点、交得出厂文件。
等长不是拉蛇形线，是做一场“长度预算”
先破一个常见误解：等长布线 ≠ 给短线加蛇形线。
它本质是一场跨域协同的长度预算管理——你要同时盯住三件事：
🔹电气目标值（比如DDR4 DQ-DQS组内≤25 mm，对应125 ps）；
🔹工艺兑现能力（嘉立创蚀刻公差±10%，线宽/间距最小4/4 mil，叠层厚度公差±10%）；
🔹结构寄生贡献（一个过孔≈0.8 mm额外长度，90°拐角≈0.15 mm，圆弧过渡≈0.05 mm）。
这意味着：你最终在EasyEDA里设的那个“Target Length”，必须是扣除了所有寄生之后的净走线长度。否则，软件帮你调到82.5 mm，实际板厂做出来可能变成83.7 mm——差的这1.2 mm，刚好吃掉你全部时序裕量。
📌 实战经验：在EasyEDA中启用“Length Tuning”前，务必打开
Tools → PCB Inspector → Show Net Lengths，逐条查看当前网络的实时电气长度（含过孔、拐角、差分耦合段）。你会发现，很多“看着很短”的线，其实已经悄悄超了30%。
嘉立创的工艺窗口，决定了我们不能只信仿真值。举几个硬指标：
| 参数 | 嘉立创标准能力 | 工程建议取值 | 为什么这么选？ |
|---|---|---|---|
| 单端线长容差 | ±50 |
