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FPGA逃不过的状态机。

状态机，核心是先理解状态机的本质（用硬件电路实现“按规则切换状态、执行动作”），再掌握FPGA中最常用的有限状态机（FSM）设计方法，最后通过实战落地。

一、状态机到底是什么？

状态机（Finite State Machine，FSM）是一种“行为模型”：

核心：系统在有限个状态之间切换，切换的触发条件是“输入信号”，切换时会执行对应的“输出动作”。
举个生活例子：自动贩卖机

- 状态：待机、投币中、出货、找零；
- 输入：投币、选商品、无硬币；
- 输出：出货、退币、亮指示灯。

FPGA中的状态机：用Verilog/VHDL描述状态切换逻辑，最终综合成门电路（组合逻辑+时序逻辑），是FPGA设计中最核心的逻辑之一（比如串口通信、协议解析、按键消抖、电机控制都离不开）。

二、FPGA状态机的核心分类

1. 摩尔机（Moore）

特点：输出只由当前状态决定，与输入无关；
优点：输出稳定（无毛刺），逻辑清晰；
例子：状态“出货”→ 输出“电机转动”（不管输入是什么，只要在这个状态就输出）。

2. 米利机（Mealy）

特点：输出由当前状态 + 当前输入共同决定；
优点：状态数更少，逻辑更精简；
例子：状态“投币中”+ 输入“投币金额≥商品价格”→ 输出“准备出货”。

✅ 建议：先学摩尔机（逻辑简单、易调试），掌握后再学米利机。

三、FPGA状态机的标准设计流程（Verilog为例）

FPGA中设计状态机，推荐用三段式写法（最规范、易维护、易综合），相比一段式/两段式，三段式将“状态寄存器、状态切换、输出逻辑”分开，调试和修改更方便。

步骤1：定义状态（枚举状态）

用parameter定义所有状态（避免魔法数字，提高可读性）。

// 例：按键消抖状态机（摩尔机） module key_fsm( input clk, // 时钟（比如50MHz） input rst_n, // 低电平复位 input key_in, // 按键输入（低电平按下） output reg key_out // 消抖后输出 ); // 步骤1：定义状态（4个状态） parameter IDLE = 2'b00; // 空闲（无按键） parameter KEY_DOWN = 2'b01; // 检测到按键按下 parameter KEY_STABLE= 2'b10; // 按键稳定按下 parameter KEY_UP = 2'b11; // 按键松开 reg [1:0] current_state; // 当前状态 reg [1:0] next_state; // 下一状态 reg [19:0] cnt; // 消抖计数器（50MHz时钟下，计数1ms需要50_000个时钟）

步骤2：第一段——状态寄存器（时序逻辑）

功能：同步更新当前状态（由时钟触发，避免亚稳态）。

// 步骤2：状态寄存器（时序逻辑，clk触发） always @(posedge clk or negedge rst_n) begin if(!rst_n) begin current_state <= IDLE; // 复位回到空闲状态 end else begin current_state <= next_state; // 时钟沿更新为下一状态 end end

步骤3：第二段——状态切换逻辑（组合逻辑）

功能：根据“当前状态 + 输入条件”，确定下一状态。

// 步骤3：状态切换逻辑（组合逻辑） always @(*) begin case(current_state) IDLE: begin if(key_in == 1'b0) // 检测到按键按下 next_state = KEY_DOWN; else next_state = IDLE; end KEY_DOWN: begin if(cnt == 20'd499_999) // 计数1ms（消抖） next_state = KEY_STABLE; else next_state = KEY_DOWN; end KEY_STABLE: begin if(key_in == 1'b1) // 检测到按键松开 next_state = KEY_UP; else next_state = KEY_STABLE; end KEY_UP: begin if(cnt == 20'd499_999) // 计数1ms（消抖） next_state = IDLE; else next_state = KEY_UP; end default: next_state = IDLE; // 防溢出 endcase end

步骤4：第三段——输出逻辑（时序/组合逻辑，摩尔机用时序）

功能：根据当前状态生成输出（摩尔机推荐用时序逻辑，避免组合逻辑毛刺）。

// 步骤4：输出逻辑（时序逻辑，摩尔机） always @(posedge clk or negedge rst_n) begin if(!rst_n) begin key_out <= 1'b0; cnt <= 20'd0; end else begin // 计数器逻辑 case(current_state) KEY_DOWN, KEY_UP: begin if(cnt < 20'd499_999) cnt <= cnt + 1'b1; else cnt <= 20'd0; end default: cnt <= 20'd0; endcase // 输出逻辑 case(current_state) KEY_STABLE: key_out <= 1'b1; // 只有稳定按下时输出高电平 default: key_out <= 1'b0; endcase end end endmodule

四、新手学习的关键注意事项

1. 状态编码选择（新手先记结论）

编码方式	特点	适用场景
二进制编码	占用寄存器少，易出现毛刺	资源紧张时
独热码（One-Hot）	每个状态对应1位，解码简单、无毛刺	FPGA（寄存器多，推荐）
格雷码	相邻状态只有1位变化，抗干扰	高速状态切换