统一可重构存储器验证平台URcon：加速SRAM/eDRAM与存内计算芯片测试-开发者社区

1. 项目概述：为什么我们需要一个统一的存储器验证平台？

在芯片设计，尤其是存储器和存内计算（CIM）架构的研发前线摸爬滚打十几年，我深刻体会到一件事：验证平台的迭代速度，常常跟不上新存储器架构的诞生速度。每当团队设计出一款新的SRAM、eDRAM或者为特定CIM应用定制的存储宏单元时，随之而来的就是一个令人头疼的问题——我们得为它量身打造一套控制逻辑和测试环境。从FPGA代码、PCB板卡到上位机软件，整个流程走下来，几个月的时间就搭进去了。更麻烦的是，这些平台往往“专款专用”，A项目的验证板卡很难直接拿来测试B项目的存储器，导致研发资源大量浪费在重复的“造轮子”上。

这正是URcon（Unified and Reconfigurable Control and Verification Platform）想要解决的核心痛点。它瞄准的不是单一存储器的极致性能测试，而是**“通用性”和“可重构性”**。简单来说，它的目标是用一套硬件平台和软件框架，去适配多种不同架构、不同操作模式的存储器芯片的验证需求。你手头可能正在研发一款支持宽并行数据读取（WPDA）的SRAM用于AI加速，下一款又可能是需要复杂刷新机制的高密度eDRAM。传统做法下，这两款芯片的测试板卡和控制逻辑几乎要推倒重来。而URcon的思路是，设计一个“最大公约数”式的统一内存命令控制器（UMCC）放在芯片内部，再配合一个高度可配置的FPGA外部控制器，通过软件层进行灵活调度，从而实现对不同存储器的“即插即验”。

这个平台的价值，对于中小型设计团队或学术研究机构尤其明显。它极大地降低了验证环节的初始成本和周期，让工程师能更专注于存储器核心电路的设计与优化，而不是把精力耗费在搭建测试环境上。接下来，我将结合论文中的技术细节和我个人的工程实践经验，深入拆解URcon平台的设计思路、实现要点以及在实际流片测试中遇到的挑战和解决方案。

2. 平台核心架构与设计哲学

URcon平台的设计哲学可以概括为“内外分工，软硬协同”。它将复杂的验证任务分解到三个层次：芯片内部、板级硬件和上位机软件，每一层各司其职又紧密联动。

2.1 系统级视图：三层架构解析

整个平台的顶层架构清晰地区分为三个部分：

上位机（Host PC）与软件层：这是用户交互的入口。通过一个基于Eclipse的定制化软件应用，工程师可以像填写表单一样，选择测试模式（如读写、刷新、功耗测试）、设置操作参数（地址、数据、刷新周期等），并启动测试。所有复杂的状态机控制和时序生成都下放到了下层，软件层只关注“做什么”和“结果是什么”，极大提升了易用性和可重复性。
可重构FPGA控制器：这是平台的“大脑”和“神经中枢”。它通常部署在一块商用FPGA开发板（如论文中使用的DE-10 Standard）上。其核心职责包括：
- 通信桥接：通过USB-UART等接口与上位机通信，解析并执行来自软件的命令。
- 时序生成：根据配置，产生精确的、可调延迟的内存控制信号（如RASB, CASB, WEB）。
- 模式管理：内部实现一个主状态机（FSM），根据mode_sel等信号，调度执行写、读（NM/WPDA）、刷新等不同操作的时序流程。
- 参数化配置：集成NIOS II软核处理器，使得像刷新时间（ref_time_fpga）、数据保持时间（DRT）测量周期等关键参数可以通过软件动态配置，而无需重新编译FPGA工程。
芯片内部：统一内存命令控制器（UMCC）与存储宏：这是平台设计最精妙的部分。为了突破芯片I/O焊盘数量的物理限制，URcon将一部分通用的、与具体存储阵列操作紧密相关的命令解析和信号生成逻辑，以数字电路的形式集成到了待测芯片内部。这个UMCC接收来自FPGA的、相对精简和高级的命令信号（如行激活、列激活、写使能），并将其翻译成驱动具体SRAM或eDRAM阵列周边电路（如字线驱动器、位线灵敏放大器、写驱动器、列选择器）所需的、时序关系复杂的几十甚至上百根控制信号。

注意：这种“片上UMCC+片外FPGA”的分工是关键创新。它避免了将存储阵列所有精细的控制信号都拉到芯片引脚上的不现实需求，使得用有限引脚测试复杂功能成为可能。UMCC相当于芯片内部的“翻译官”和“执行器”。

2.2 统一内存命令控制器（UMCC）的奥秘

UMCC的核心是一个精心设计的有限状态机（FSM）。它的状态转移逻辑（如图4和算法1所示）需要同时兼容SRAM和eDRAM的操作序列。这对设计提出了很高要求。

状态设计考量：

公共状态：IDLE（空闲）、Row ACT（行激活）、Column ACT（列激活）、WRITE（写）、READ（读）、Precharge（预充电）是SRAM和eDRAM都需要的。
专用状态：Refresh（刷新）是eDRAM独有的。UMCC通过监测CASB信号在特定时序窗口内保持高电平来触发刷新状态，巧妙地将这个特殊模式整合进了同一个FSM。

信号接口的精简艺术： UMCC与FPGA之间的接口信号被高度抽象（见表1）。例如，FPGA并不直接控制具体的字线（WL）或位线（BL），它只发出“行激活”（RASB下降沿）、“列激活”（CASB下降沿）、“写操作”（WEB变低）等高级命令。UMCC在收到这些命令后，结合内部计数器，自动生成具有正确时序关系的、针对具体存储类型的底层控制信号波形（见图5）。

实操心得：FSM的时序参数化论文中提到原型芯片中FSM的周期数是固定的。但在实际工程中，我强烈建议将FSM中各状态的停留周期数设计为可参数化配置（例如通过寄存器配置）。这样，FPGA控制器可以通过配置接口动态调整UMCC内部时序，以适配不同工艺角（Corner）下存储单元对时序的微妙要求，平台的灵活性会再上一个台阶。

2.3 FPGA控制器的可重构性实现

FPGA控制器的可重构性主要体现在两个方面：

通过mode_sel信号实现功能模式切换：这个3位信号是平台模式的“总开关”（见表4）。它不仅仅选择读写，还能直接进入数据保持时间（DRT）测试模式、刷新功能验证模式和功耗测量模式。例如，当mode_sel设置为特定值时，FPGA内部的FSM（见图6）会自动进入一个循环，先写入数据，然后等待一个由DRT_count_fpga变量定义的时长，再进行读取，从而自动完成DRT的测量。这避免了手动编写复杂测试序列的麻烦。
通过r_access_fpga信号选择读取模式：这是支持多模式存储器的关键。该信号决定了一次读操作是激活一根列选择线（YS）读取8位数据（NM模式），还是同时激活8根列选择线读取64位数据（WPDA模式）。FPGA控制器根据此信号，在生成读命令时序时，决定向UMCC发送的列地址信号是单热点码（One-hot）还是全使能码。

一个踩过的坑：模式间的干扰在早期测试中，我们发现从WPDA模式切换回NM模式后，有时读出的数据会出错。排查后发现，这是因为在WPDA模式下，所有列选择开关同时打开，位线负载和噪声环境与NM模式不同，快速切换后部分敏感放大器未能完全恢复到稳定状态。解决方案是在FPGA控制器的状态机中，在两种读模式切换时，插入若干空闲周期（Idle Cycles），让存储阵列的周边电路有一个稳定的复位时间。这个细节在纯功能描述中常常被忽略，但对测试稳定性至关重要。

3. 针对多模式存储器的验证流程实操

URcon平台的价值，在验证支持NM和WPDA双模式的定制化存储器时得到了充分体现。下面我以论文中的16Kb SRAM/eDRAM宏为例，拆解关键测试的实操步骤。

3.1 宽并行数据访问（WPDA）模式验证

WPDA模式是为存内计算（CIM）场景设计的，它需要一次性读出一整行（或其中多列）的数据进行并行乘累加运算。验证的重点是功能正确性和时序收敛性。

操作步骤：

软件配置：在上位机软件中，选择“全列写读测试”模式（mode_sel = 3‘b010），并设置r_access_fpga = 1以启用WPDA模式。
数据写入：软件指定目标行地址和要写入的64位数据。FPGA控制器执行一次写操作，但请注意，由于物理位宽限制，64位数据可能是以8位为单位，通过8个连续的写周期（共用同一个行地址，递增列地址）写入目标行的8个不同列。UMCC内部会处理这个分解过程。
并行读取：发起读操作。此时，FPGA控制器向UMCC发送的列地址信号YS[7:0]会是8‘b11111111。UMCC同时打开该行所有8个列的选通门，将64位数据并行送至读出放大器阵列。
数据比对：FPGA控制器接收64位读出数据，将其拆分成8个8位数据块，通过UART传回上位机。软件将读回数据与原始写入数据进行逐位比对。

注意事项：

功耗与噪声：WPDA模式下，同时动作的电路数量是NM模式的8倍，会导致瞬间电流和电源噪声激增。在Shmoo图测试中（见图10），WPDA模式在低电压或高频率下更容易失效，这往往不是逻辑错误，而是由电源完整性或地弹噪声引起的。因此，WPDA模式的验证必须包含在不同电源电压下的稳定性扫描。
时序匹配：8路数据路径的延迟必须严格匹配。任何一路的灵敏放大器或数据总线（DBUS）延迟过长，都会导致64位数据无法在同一时钟沿被正确锁存。在版图设计阶段，就需要对这8条路径做严格的等长和负载平衡处理。

3.2 eDRAM数据保持时间（DRT）与刷新测试

这是eDRAM独有的、也是最关键的验证项目。URcon平台将其自动化，避免了手动控制时间间隔的繁琐和误差。

DRT测试流程（对应图11左侧）：

配置：设置mode_sel = 3’b011(DRT测试模式)。软件界面输入一个预期的DRT_count_fpga值，这个值对应一个时间长度（例如，对应19.8ms）。
自动化执行：FPGA控制器依次执行：a) 向目标地址写入特定数据图案（如0xAA）。b) 进入等待状态，内部计数器开始以系统时钟为基准进行计数。c) 当计数达到DRT_count_fpga时，自动发起一次NM模式的读操作。d) 比较读回数据。
搜索边界：通过软件脚本自动递增或递减DRT_count_fpga，进行二分法搜索，可以快速找到在该电压、温度条件下，数据刚好开始出错的临界时间点，即为实测DRT。

刷新功能验证（对应图11右侧）：

配置：设置mode_sel = 3’b100。输入ref_time_fpga（定义刷新间隔，如对应51.2µs）和ref_count_fpga（定义刷新次数，如对应388次，以使总时间覆盖19.8ms的DRT）。
执行与验证：FPGA控制器先写入数据，然后进入一个循环：等待ref_time_fpga时间 → 发起一次刷新命令 → 循环计数。完成指定次数的刷新后，再进行一次读操作，验证数据是否因定期刷新而得以保持。

实操心得：刷新时间的动态调整论文中刷新周期是基于最坏工艺角（FF, 1.1V, 125°C）下的仿真结果（115µs）设定的保守值（51.2µs）。在实际芯片测试中，利用URcon平台的可重构性，我们可以做更智能的测试：首先在常温常压下测量出该芯片的实际DRT（比如是10ms）。然后，我们可以将ref_time_fpga设置为一个略大于10ms的值，再进行刷新测试。理论上数据应该丢失，从而反向验证刷新机制的必要性。接着，逐步缩短ref_time_fpga进行测试，直到找到能保持数据的最小刷新间隔。这个过程可以全自动完成，极大地提升了测试效率和数据可靠性。

3.3 多电压/多频率下的性能Shmoo测试

Shmoo图（如图10所示）是评估存储器工作边界的黄金标准。URcon平台结合可编程电源和可调时钟PLL，可以自动化完成这项耗时的工作。

操作流程：

搭建自动化测试环境：除了URcon平台，需要连接可编程直流电源（如Keysight E3631A）和可能的高精度时钟源。通过GPIB或LAN接口，将这些仪器与上位机软件联动。
编写测试脚本：在上位机中编写脚本，循环执行以下步骤：
- 设置电源电压（例如从0.9V到1.1V，步进10mV）。
- 设置FPGA输出给芯片的系统时钟频率（例如从50MHz到350MHz，步进10MHz）。
- 针对每个（电压，频率）点，通过URcon平台执行一套固定的读写测试序列（如 marching test）。
- 记录测试结果（Pass/Fail）。
生成与分析Shmoo图：脚本运行完毕后，自动生成彩色或黑白Shmoo图。从图中可以清晰看出：
- WPDA模式的工作区域通常比NM模式更小，因为并行操作对电压噪声更敏感。
- eDRAM的工作区域通常比SRAM更小，因为其模拟电荷共享操作对时序和电压的余量要求更高。
- 确定芯片的标称工作点（Nominal Point），应设置在Pass区域的中心，以留出足够的工艺、电压、温度（PVT）裕量。

4. 平台构建、调试与问题排查实录

搭建和调试这样一个统一的验证平台，本身就是一个系统工程。以下是我根据经验总结的关键步骤和常见陷阱。

4.1 硬件平台搭建要点

FPGA选型与配置：选择一款I/O数量充足、逻辑资源丰富且带有软核处理器（如Intel的NIOS II或Xilinx的MicroBlaze）的FPGA开发板。DE-10 Standard是一个不错的起点。需要确认FPGA的I/O电压标准（如1.8V LVCMOS）与待测芯片的输入要求兼容，必要时需加入电平转换电路。
PCB接口板设计：需要设计一块转接板（Interposer Board），一端连接FPGA开发板的高速引脚，另一端连接待测芯片的测试插座或焊盘。设计要点包括：
- 电源完整性：为芯片的模拟/数字电源、FPGA的I/O电源提供独立、低噪声的LDO供电，并布置充足的去耦电容（不同容值并联，覆盖高频到低频）。
- 信号完整性：对高速控制信号（如时钟、地址线）进行阻抗控制（通常50Ω），并尽量保持走线等长，减少反射和串扰。
- 测试点：引出关键电源和信号测试点，方便用示波器探头进行调试。
时钟与复位：为UMCC和FPGA控制器提供稳定、低抖动的时钟源。确保芯片的上电复位（Power-On Reset）序列正确，UMCC能从一个已知的初始状态开始工作。

4.2 软件与固件开发流程

FPGA工程开发：
- 顶层模块：实例化NIOS II处理器、PLL、自定义的FPGA控制器（CONT）模块以及UART/IPC等通信外设。
- 控制器（CONT）模块：用Verilog/SystemVerilog实现核心状态机（图6）。状态机的设计要清晰，每个状态对应UMCC命令的一个阶段。关键点：在状态转换和输出信号生成处插入可参数化的延迟计数器，方便后期时序调整。
- NIOS II软核：用于接收上位机命令，配置CONT模块的寄存器（映射到Avalon-MM总线），实现参数化控制。
上位机软件开发：可以使用Python（配合PyQt/PySide做界面）或C#等语言开发。核心功能是：
- 通过串口协议与FPGA板通信。
- 提供图形化界面，让用户选择测试模式、输入参数。
- 发送命令序列，接收返回数据，并进行自动化的比对、分析和记录（生成日志文件、Shmoo图等）。

4.3 联合调试与常见问题排查

即使设计再完美，第一次上电调试也总会遇到问题。下面是一个典型的问题排查流程表：

现象	可能原因	排查步骤与解决方案
FPGA与上位机无法通信	1. 串口线连接错误或松动。 2. 波特率等串口参数设置不匹配。 3. FPGA固件中UART IP配置错误。	1. 检查物理连接，尝试更换线缆或端口。 2. 确认上位机和NIOS II程序中设置的波特率、数据位、停止位、校验位完全一致。 3. 使用示波器测量FPGA板上UART TX引脚，在上位机发送数据时观察是否有波形输出，验证硬件链路。
芯片无响应，所有操作失败	1. 芯片电源未正常上电或电压值错误。 2. 复位信号异常，UMCC未跳出复位状态。 3. 主时钟信号未送达芯片或频率超出范围。	1. 用万用表测量芯片各电源引脚电压是否准确、稳定。 2. 用示波器测量芯片复位引脚，确保上电后有一个从低到高的跳变，并且无毛刺。 3. 用示波器测量芯片时钟引脚，确认时钟频率、幅值符合要求，且抖动在可接受范围内。
写操作成功，但读回数据全错或固定为0/1	1. 读/写时序不满足存储单元要求（建立/保持时间违例）。 2. 存储阵列的周边电路（如灵敏放大器）使能信号时序错误。 3. 数据通路（从UMCC到存储阵列再到FPGA）存在位线接反或锁定错误。	1.这是最常见问题。使用高速示波器或逻辑分析仪，同时抓取FPGA发给UMCC的命令信号（RASB, CASB, WEB）和UMCC输出给存储阵列的关键控制信号（如WL, BLSA_EN）。对照仿真时序图，检查关键路径的延迟是否超标。调整FPGA控制器状态机中的可配置延迟参数，微调信号边沿位置。 2. 重点检查灵敏放大器的使能（SAE）和均衡（SEQ）信号的时序关系，确保在正确的时间点关闭均衡、开启放大。 3. 编写简单的测试模式，如写入全0/全1、棋盘格（Checkerboard）图案，观察读回数据的规律，帮助定位是特定位、特定列还是全局性问题。
WPDA模式功能异常，但NM模式正常	1. 多列同时开启时，位线（BL）电压塌陷过快，导致读出数据错误。 2. 多路数据在合并到64位总线时，时序未对齐。 3. 电源噪声在WPDA模式下过大，导致逻辑错误。	1. 检查存储阵列设计，WPDA模式下位线负载增大，可能需要调整预充电电路或灵敏放大器的偏置电流。 2. 在FPGA端，检查接收64位数据的同步逻辑，确保采样时钟边沿位于数据稳定窗口的中心。可以尝试在FPGA内对数据做延迟链（Delay Line）调整。 3. 用示波器观察芯片电源引脚在WPDA操作瞬间的电压跌落情况。增加电源引脚附近的去耦电容，或采用更粗的电源走线。
eDRAM刷新测试失败，数据无法保持	1. 刷新周期`ref_time_fpga`设置过长，超过了芯片的实际DRT。 2. 刷新操作本身时序错误，未能有效恢复单元电荷。 3. 刷新地址计数器逻辑错误，导致某些行未被刷新。	1. 首先用DRT测试模式精确测量当前测试芯片在特定条件下的实际DRT。 2. 抓取刷新操作时的关键信号（如刷新时的行地址信号、WL脉冲宽度），确保刷新操作的波形与正常读操作的行激活波形一致且充分。 3. 编写测试，依次对每一行写入独特数据，然后执行多次全局刷新，再逐行读取，检查是否有特定行的数据丢失，以定位地址生成逻辑问题。
功耗测量结果异常（如WPDA模式功耗反而更低）	1. 如论文中指出的，可能是设计错误导致NM模式下存在非预期的漏电路径。 2. 功耗测量方法不准确（如测量点选择错误、万用表积分时间设置不当）。 3. 测试模式未能充分激活目标电路。	1. 回顾电路设计，检查NM模式下是否有本该关闭的电路分支被意外打开。这恰恰体现了统一平台对比测试的价值，它能快速暴露这种设计不对称性。 2. 确保数字万用表串联在芯片的核心电源路径上，并设置为测量直流平均电流模式，积分时间设置足够长以覆盖多个读写周期。 3. 确认功耗测试模式（`mode_sel = 3‘b101`）确实在连续循环执行读写操作，用示波器观察控制信号确认其正在运行。

调试心法：分而治之，层层验证我的建议是采用“自底向上”的验证策略：

先验证UMCC：在FPGA中编写一个简单的测试激励，直接模拟FPGA控制器向UMCC发送命令序列，用逻辑分析仪抓取UMCC输出给存储阵列的所有信号，确保其FSM状态转换和输出波形与RTL仿真结果完全一致。
再验证FPGA控制器与UMCC的联动：将UMCC（如果是FPGA原型）或真实芯片接入，通过上位机发送简单命令（如单地址写、读），用逻辑分析仪同时观测FPGA输出命令和UMCC输出波形，确保协议解析正确。
最后进行全系统功能测试：从简单的NM模式单字读写开始，逐步扩展到全阵列扫描、WPDA模式、刷新测试等复杂场景。

5. 平台扩展与未来应用展望

URcon平台的价值不仅在于验证论文中的那两款芯片，更在于其架构的可扩展性。当你需要验证一款新的存储器时，大部分基础设施都可以复用。

扩展新存储类型的步骤：

分析新存储器的命令集与时序：明确其操作序列，如激活、预充电、读、写、刷新（如有）、模式寄存器设置（如有）等。
适配或扩展UMCC的FSM：检查现有UMCC的状态机是否能覆盖新存储器的操作。如果不能，可能需要增加新的状态或修改状态转移条件。这是最主要的修改点，但得益于FSM的设计，改动通常局限在UMCC模块内部。
更新FPGA控制器的命令映射：在上位机软件和FPGA控制器中，为新存储器定义新的mode_sel编码，并实现对应的状态机分支。
设计新的测试用例：针对新存储器的特性（如不同的延迟、突发长度、寻址方式），编写专用的验证脚本和测试序列。

在存内计算（CIM）验证中的应用前景URcon平台尤其适合新兴的存内计算架构验证。CIM芯片往往在传统存储器操作之外，增加了复杂的模拟或数字计算模式。例如，一款CIM SRAM可能需要支持：

多比特输入乘累加（MAC）操作：这可以看作是一种高度定制化的“读-修改-写”序列。
模拟域的计算：需要精确控制字线电压、位线预充电电平作为计算输入。

对于这些需求，我们可以在URcon框架下进行扩展：

扩展UMCC：在UMCC中增加专门服务于CIM操作的状态和信号生成逻辑。
扩展FPGA控制器：增加新的mode_sel模式，用于触发CIM操作序列。FPGA控制器可以生成更复杂的、多周期的控制波形，并可能需要对来自CIM单元的模拟输出结果（通过ADC转换后）进行读取和处理。
增强软件分析功能：上位机软件需要集成对CIM计算结果的验证功能，比如对比计算输出与预期值，计算计算误差（如SNR、NMSE）。

个人体会与建议在实际项目中应用这类统一验证平台，最大的收益不是第一次流片后的测试，而是项目迭代过程中的敏捷性。当设计迭代需要修改存储器时序或增加新功能时，你只需要更新RTL代码，重新综合生成UMCC，并微调FPGA控制器中的几个参数，就能快速展开新一轮验证。这比重新设计整个测试板卡和底层驱动要快上几个数量级。

最后一个小技巧：在平台开发初期，务必建立完善的自动化回归测试套件。将基本的读写、刷新、DRT测试脚本化，每次FPGA代码或UMCC代码更新后都自动跑一遍。这能确保平台本身的稳定性，避免在调试芯片问题时，还要分心去排查验证平台自身的缺陷。URcon这样的平台，其终极目标就是让自己成为可靠、透明的“基础设施”，让工程师能毫无后顾之忧地聚焦于存储器设计本身的创新与挑战。