芯片电源完整性效应对信号完整性影响的种类及其分析-开发者社区

“电源感知分析”和“SI/PI联合仿真”正迅速成为行业常用术语，在讨论这些概念时，往往会涉及多种不同的现象，但这些现象有时会被混淆，且常常出现理解偏差。这种混淆的产生是因为电源分配网络（PDN）与信号完整性（SI）之间存在多种作用路径。接下来将梳理PDN与SI相互作用的常见机制，指出其共性成因，阐述识别这些作用的方法，并针对各类问题提出相应的缓解策略。

第一类相互作用体现为电源轨电压波动时信号缓冲器（驱动器和接收器）的工作特性变化。电源轨出现波动的原因有多种，下面将重点阐述其中几类。

当多个驱动器同时从PDN抽取电流（即同步开关输出，简称“SSO”）时，电源轨上会引入噪声（即同步开关噪声，简称“SSN”）。在高数据速率下，驱动输出开关动作所需的大部分电能来自集成电路内部的电容。将分析芯片内部（芯片裸片或封装）电容的影响，而非电路板上的PDN电容优化——后者是多数电路板设计师的可控范畴。同时，还将探讨若干缓解同步开关噪声（SSN）的策略。

电源平面的噪声也可能来自外部源，例如电压调节模块（VRM）。这类电源平面噪声会影响依赖电源轨工作的信号，对驱动器和接收器均会产生作用，进而影响整体信号完整性。

电源完整性与信号完整性的另一类相互作用发生在信号的回流路径上，信号回流通常会经过接地层或电源轨。因此，PDN的设计会通过影响信号回流路径来作用于信号完整性。

若回流过孔或去耦电容（当参考网络发生变化时）与信号过孔距离过远，该回路产生的额外电感会影响信号的完整性。

此外，若多个信号共用同一回流结构（如过孔或去耦电容），它们之间的相互作用会向信号中注入噪声，表现为过孔间串扰。

接下来将分析远端过孔、共用回流路径过孔等常见结构的影响，以及这些结构在高频场景下的脆弱性。

缓冲器电源供应不完美对信号完整性的影响

背景

驱动器需要电源轨来驱动输出信号。若电压轨无法提供稳定的电源，驱动器的输出信号质量会下降，进而产生噪声输出。

若接收器的终端接至电源轨，则其工作也依赖电源轨。电源轨的噪声会影响接收信号，从而导致数据检测错误。接收器需要特定的供电电压来实现其功能，而有限的电源抑制比会将电源轨上的部分噪声传递至接收信号中。

PDN结构的设计目标是为缓冲器稳定供电，确保信号完整性不受损害。

在简要介绍PDN结构及其对信号完整性影响的分析方法后，将探讨两类SI/PI相互作用：一是多信号翻转引发的SSO/SSN；二是外部源（如VRM）导致的PDN噪声所产生的影响。

PDN结构

PDN由多个部分组成，如图1所示。每个部分对应不同的频率范围。通常，电容越靠近芯片裸片，其有效频率范围就越宽，但可用电容值往往越小；电容越靠近VRM，有效频率范围越窄，但电容值通常更大。因此，靠近裸片的电容适合支撑高频负载，而靠近VRM的电容则更适用于处理低频负载。

图1 - PDN分解

VRM、PCB、封装、芯片裸片各部分均包含相应的电阻（R）、等效串联电感（ESL）、等效串联电阻（ESR）等元件，以及大容量电容、陶瓷电容、芯片封装电容、芯片裸片电容等不同类型的电容，同时还涵盖了焊球与过孔等互连结构的电感。

PDN分析需覆盖上述所有部分。本文所定义的PDN指完整的供电系统，包括芯片裸片、封装和PCB。图1中的每个电容都需用其电容值、等效串联电阻（ESR）、等效串联电感（ESL）以及安装方式带来的电感（安装电感）来表征，其构成如图2所示。

图2 - 电容模型的组成部分

缓冲器的工作特性取决于其供电电压，而缓冲器的电压又取决于从缓冲器裸片（即电源的最终负载点）看PDN的阻抗特性。因此，除非另有说明，下文所有阻抗曲线均为负载端（即芯片裸片处）的阻抗。

PDN对SI影响的分析方法

分析PDN对信号完整性影响的方法主要有两种：

频域PDN阻抗分析
时域“电源感知”分析

在频域分析中，采用Z参数来定义全频段的PDN（包含所有元件）。通过评估PDN的阻抗曲线，确保在驱动器裸片处、所有关注频段内均满足系统目标阻抗Ztarget。Ztarget的定义为：

式中：

Ztarget(f) = 所需阻抗曲线

Vdd = 电源轨电压（单位：伏特）

ripple% = 电压纹波指标（以Vdd的百分比计）

Itransient = 最坏情况下的瞬态电流

该目标阻抗公式的原始形式仅适用于与频率无关的电阻性PDN。对于非平坦的阻抗曲线，系统会产生噪声代价，且偏离平坦响应的程度越大，噪声代价越高。

频域分析可快速定位存在风险的频段，进而明确系统中需进一步研究的部分。但频域分析结果无法直接与JEDEC等行业标准对接，因为这类标准通常以时域指标为要求。

在时域分析中，需搭建包含发送缓冲器、通道和接收缓冲器的时域仿真模型，且缓冲器的供电不再采用理想电源，而是接入实际待分析的PDN。这样就能将PDN对缓冲器的影响纳入考量范围，从而可开展DDR总线分析中常用的时域建立/保持时间分析。该方法需要电源感知型缓冲器模型，通常为IBIS电源感知模型。

时域分析的运行时长通常长于频域分析，且其结果会混合多种效应，难以单独分离出电源感知相关的影响。不过，该分析能全面验证控制器、DRAM、通道和PDN的整体行为，其结果可直接与JEDEC标准规定的时域指标进行对比。

下文将在SSO/SSN和VRM噪声两种场景下，同时运用上述两种分析方法。

SSO/SSN - 背景

同步开关噪声（SSN）是同步开关输出（SSO）与PDN相互作用的结果，其诱因是多个信号同时发生开关动作。这种相互作用要求在分析信号完整性时，必须考虑PDN的工作特性。

如图3所示，驱动器开关动作时需从PDN获取电能。理想PDN（案例1）可在全频段为驱动器提供所需的全部电能，且不会影响供电电压水平，能让电压无损耗地从电源传输至负载，但这需要PDN在全频段具备低阻抗，显然不具备现实可行性。

图3 - 驱动器与PDN

实际PDN的特性（案例2）具有频率依赖性，无法在全频段为驱动器稳定供电，这会影响驱动器的工作状态，因此分析驱动器特性时必须将其纳入考量。

当多个驱动器同时开关（案例3）时，系统的电流需求会增大，从而引发同步开关输出（SSO）。电源轨的大电流需求会导致电压骤降，若PDN的设计无法满足该负载需求，驱动器的实际供电电压将低于预期值，进而使驱动器输出失真的信号，即同步开关噪声（SSN）。

SSO/SSN – PDN的频域分析

在本设计案例中，从控制器裸片侧测得的PDN频域阻抗如图4所示。该PDN涵盖了VRM、主板、内存模组和控制器的特性。

测试分为三种情况：第一种为“无电容”情况，即系统中未装配任何电容（包括VRM、双列直插式内存模块（DIMM）、芯片裸片、封装和PCB上的电容）；第二种为“仅芯片裸片和封装电容”情况，即仅保留控制器的芯片裸片和封装去耦电容，其余电容均不装配；第三种为“全电容”情况，即系统所有位置的电容均完成装配。

该DDR4系统的数据速率为2400MT/s，其基频为1200MHz。图4显示，在系统工作频段内，影响最为显著的是芯片裸片和封装去耦电容，其余电容仅能改善PDN在低频段的性能。当所有去耦电容均启用时，系统可稳定工作在2400MT/s速率下；若移除芯片裸片和封装去耦电容，系统的信号性能会出现明显劣化。

图4 - PDN频率响应

频域分析可快速定位问题所在的频段，明确优化PDN时需重点关注的系统部件。

SSO/SSN – 系统的时域测试

基于图4的PDN特性，可推测：当芯片裸片和封装去耦电容启用时，DDR4系统在2400MT/s速率下能呈现清晰的眼图；若移除上述电容，眼图的开启度会显著变差。

图5展示了PDN为驱动器供电的系统架构，该架构包含PCB级PDN（含VRM、PCB电容及PCB电源层效应）、驱动器封装级PDN以及控制器的芯片裸片去耦电容。

图5 - 为驱动缓冲器供电的PDN

开展时域分析时，不仅需要系统分布式PDN的阻抗曲线，还需电源感知型IBIS模型，以精准模拟缓冲器在非理想PDN下的工作特性。1.2V电压经PDN为控制器的电源感知型驱动器模型供电。

为单独隔离电压/PDN对输出噪声的影响，本测试将信号通道替换为简单的电阻终端，以此避免码间干扰（ISI）、串扰等非电源感知相关效应出现在波形结果中。

测试选取DDR总线的8个数据位（1个通道）进行分析。需注意的是，在实际DDR系统中，控制器写操作时最多可有72个位同时翻转；DRAM读操作时，每个DRAM芯片内最多有4、8或16个位同时翻转。由于DRAM通常共用同一电压轨，读操作时电源轨可能需承受多达72个DRAM位翻转带来的负载，这些情况都会加剧PDN设计不良系统的信号完整性问题。图6为本研究的设计测试架构。

图6 - SSN时域测试架构

本测试以DQ0为被测网络，对比在不同去耦方案下、所有信号与DQ0以相同模式翻转时DQ0的眼图表现。

本案例假设8个信号均向同一方向翻转。在随机数据模式下，该情况的发生概率计算如下：

本系统的DDR4通道工作在2400MT/s速率下，因此8个位同向翻转的情况发生频率为：

在更高数据速率下，此类情况的发生频率会进一步升高。由此可见，所有信号同时同向翻转这一电源感知分析的最坏情况，在实际系统中属于高频发生的场景。

图7中的三张眼图展示了2400MT/s速率下DQ0的信号表现（DQ0~DQ7均同步翻转）：情况1为PDN全程无去耦电容；情况2为仅封装和芯片裸片处有去耦电容；情况3为系统全链路均配置去耦电容。每张眼图内标注了最大眼高（EH）。

图7 - DQ1~DQ7翻转时DQ0的SSN表现

情况1（无去耦）：EH=646.74mV；情况2（仅芯片裸片和封装去耦）：EH=734.81mV；情况3（芯片裸片、封装、PCB及DIMM全去耦）：EH=734.86mV（测试条件：2400 MT/s、上升时间75ps、伪随机二进制序列PRBS15）

从上述结果可知，芯片裸片和封装去耦电容是关键元件。只要配置了这两类电容，系统眼图的表现就接近全链路配置去耦电容的水平。

这与频域分析的结论一致——频域分析显示，在2400MT/s的工作速率下，芯片裸片和封装去耦电容的影响最为显著。

另一项测试进一步验证了芯片裸片和封装去耦电容的重要性：对比在全PDN去耦和无PDN去耦两种条件下，单个位（DQ0）翻转与8个位同时翻转的眼图差异，结果如图8所示。

图8 - 单位翻转与整字节翻转的对比

无去耦情况：8信号翻转时EH=646.74mV，1信号翻转时EH=724.69mV；全去耦情况：8信号翻转时EH=734.86mV，1信号翻转时EH=736.31mV

仅DQ0翻转时（右侧眼图），无PDN去耦情况下DQ0接收器的眼高与全PDN去耦情况接近；但当其他信号同步翻转时（上方两个眼图），DQ0的眼高会出现显著差异。与之相反，在优质PDN情况下（下方眼图），眼高基本不受干扰信号比特模式的影响。

这表明，PDN设计不良时，信号质量会依赖于比特模式——不仅包括被测信号自身的比特模式，还包括共用同一PDN的其他信号的比特模式；而设计优良的PDN可提供稳定的眼图，不受比特模式影响。

电压调节模块（VRM）噪声对信号的影响

前文案例中，噪声源为驱动器信号的开关动作，关注频段与通道数据速率处于同一量级，因此所需的抑制电容为封装和/或芯片裸片级电容。

电源轨的噪声也可源自驱动器集成电路外部。若PDN未能充分抑制VRM引入的噪声，该噪声会影响缓冲器的工作特性。VRM噪声通常具有低频分量（多为数百千赫兹至数兆赫兹），会对多个周期内的波形产生影响，若仿真未运行足够多的比特数，该噪声的影响可能无法显现。

VRM噪声 – 系统分析

图4显示，在低频段，仅依靠芯片裸片和封装电容不足以实现良好的PDN性能，还需PCB级电容（包括去耦电容和电源层电容）来降低低频段的阻抗。

在时域分析中，对比全去耦电容启用与全去耦电容禁用两种情况的系统表现。假设VRM注入1MHz、峰峰值100mV的正弦噪声，且该噪声以1.2V为偏置进行调制。本测试所用的S参数同时表征信号和PDN，因此采用2.0版本的Touchstone文件格式（该格式支持不同端口配置不同的参考阻抗）。单比特测试的整体架构如图9所示。

图9 - 存在VRM噪声时的通道特性

在开展电源感知仿真（即电源电压影响驱动器信号质量的仿真）前，先运行电源感知分析关闭的基线情况，即假设所有缓冲器均由理想的1.2V稳定电源供电。该情况仅分析通道和缓冲器在理想电源下的工作特性，其通道响应如图10所示。

图10 - 理想电压源下的通道响应

图11为系统去耦电容禁用时的波形。由于无任何去耦措施，发射端（Tx）和接收端（Rx）电源焊盘均呈现明显的VRM噪声分量，该噪声会传递至信号中，表现为信号受电压噪声调制，对应眼高为692.68mV。

图11 - 无去耦系统对VRM噪声的响应

图12为系统全去耦电容启用时的波形。此时发射端和接收端的电压噪声远小于VRM噪声，其电压接近理想的1.2V直流电压，因此接收端波形更干净，眼图开启度更好，对应眼高为716.89mV。

图12 - 良好去耦系统对VRM噪声的响应

图13为三种情况下接收端波形的局部放大对比，放大区域对应注入噪声正弦波的波谷附近。蓝色波形为基线情况，红色波形为无PDN电容情况，橙色波形为优质PDN情况（其波形与蓝色波形基本重合，仅存在微小偏差）。

正如预期，优质PDN情况下接收端的波形与理想电压源情况几乎一致；而劣质PDN情况下的波形则与理想电压源情况存在明显偏差。若被测PDN系统与理想电压源系统的仿真结果存在差异，通常表明该PDN设计存在缺陷。

图13 - 各情况波形的局部放大对比

PDN对SI影响的检测与缓解

PDN问题可通过频域或时域方法进行检测。在频域中，最简便的方法是检查是否存在阻抗曲线超过目标阻抗的频段，分析时需涵盖PDN的所有元件。

此外，也可开展时域分析：对比电源感知分析开启和关闭两次仿真的结果。开启电源感知分析时，需让尽可能多的信号同时翻转，以最大化PDN的负载。为确保用最坏情况的比特模式充分测试PDN，可采用足够长的比特序列，或根据通道和PDN特性生成明确的最坏情况比特序列。

若两次仿真结果相近，说明通道特性基本不受PDN影响；若结果存在明显差异，则需对PDN开展进一步分析。

缓解PDN对SI影响的核心是确保缓冲器电源焊盘处的PDN阻抗曲线在所有关注频段内均低于目标阻抗。一般而言，PDN在某一频段的阻抗会随电容增大而降低、随电感增大而升高，因此降低阻抗的关键在于最大化电容的同时最小化电感。

此外，平坦的阻抗频率响应可提升系统稳定性。即便阻抗曲线在全频段满足目标阻抗要求，其偏离平坦响应的程度越大，最坏情况下的噪声也会越高。阻抗频率响应的平坦度主要由元件的品质因数（Q值）决定，低Q值元件可实现更平坦的响应，具体可通过增大电容和/或降低电感来实现。以下为降低PDN阻抗的若干建议（非完整方案）：

去耦电容需尽可能靠近负载布置。去耦电容与负载的距离越远，回路面积越大，电感也随之增大；而电感的增大会降低电容在高频段的抑制效果。因此，用于降低高频阻抗的去耦电容需紧邻负载，可布置在封装或芯片裸片上。
需最小化每个去耦电容的安装电感。具体可通过减小电容安装回路（包括电容、过孔及回流路径）的面积来实现，其安装电感的构成如图14所示。过孔间距越小、过孔的垂直高度越低，回路面积就越小，相应的电感也越低。

图14 - 过孔带来的电感

在实际电路板上，可采用图15所示的电容侧边过孔安装方式，该方式可减小过孔的回路面积；而电容端部过孔安装方式的回路面积大，会增大安装电感，降低电容在高频段的有效性，应尽量避免。此外，采用多个过孔连接至电源/接地平面也可降低整体电感；若工艺允许，推荐采用焊盘内过孔结构，进一步减小电感面积。

图15 - 过孔的布置方式

可通过增大电源层电容、降低电源层电感来优化PDN。PCB中电源层与接地层可形成电容，尽管其电容值可能小于系统中的其他电容，但电源层能为负载提供低电感的供电路径。该平面电容的计算公式为：

式中：

Cplane = 平面电容

k = 平面间介质的相对介电常数

A = 电源层面积

d = 电源层与接地层的间距

由公式可知，提升平面电容的方法有三种：

i. 增大电源层的面积；

ii. 减小电源层与接地层的间距；

iii. 采用相对介电常数更高的平面间介质。

其中，减小平面间距还可降低负载侧的电感，从而进一步提升电源层结构的实用性。

DDR总线对PDN影响的敏感性

DDR总线（尤其是高速DDR4和DDR5）对PDN引发的SI问题尤为敏感，原因如下：

多数DDR信号为单端信号，且各信号的工作相对独立。SerDes差分驱动器可确保一对差分线中一根信号线上升、另一根信号线下降；而DDR信号可同向翻转，也可反向翻转（如图16所示）。当两个DDR信号反向翻转时，各自的电流需求可部分抵消，降低电源轨的负载；而当两个信号同向翻转时，电源轨的负载会急剧增大，且该情况在DDR总线中频繁出现。

图16 - DDR与SerDes的信号特性对比

即便DDR总线中两个信号反向翻转，其负载不平衡程度也高于SerDes。DDR总线驱动器的特性不对称性通常大于SerDes差分对，图17对比了DDR与SerDes驱动器的升降沿对称性。尽管DDR缓冲器模型的不对称性较轻微，但即便在升降沿数量基本相等的情况下，该不对称性也可能增大电压噪声。

图17 - DDR与SerDes的对称性对比

回流路径过孔的影响

背景

在高速信号（尤其是DDR等单端信号）中，PDN常作为信号的回流路径，因此PDN的任何不连续性都可能对接收端的信号质量产生负面影响。

此类不连续性的常见诱因是信号通过过孔实现层间转接。为精准建模信号过孔的特性，必须同时考虑信号的回流路径。若信号跨越两层以上，其回流路径也需切换参考层，典型的过孔结构如图18所示。

图18 - 带有邻近缝合过孔的典型单端信号过孔

在该示例中，信号过孔旁布置了缝合过孔（也称阴影过孔），用于连接信号回流路径所在的两个参考平面。若两个参考平面的电压/网络不同，则需用去耦电容替代缝合过孔。因此，本节中关于缝合过孔的相关结论，在参考层切换场景下也适用于去耦电容。需注意的是，去耦电容的固有电感高于普通过孔，因此应尽量避免切换参考层。

信号过孔及其回流路径会成为传输线的不连续点，其阻抗可能与传输线不匹配。在高频段，电感对结构阻抗起主导作用，且电感通常随回路面积的增大而升高。

图19为该过孔结构的正面视图，可见过孔结构的电感与信号过孔和缝合过孔的间距成正比，间距越大，电感越高。

图19 - 过孔的电感回路面积

因此，为最小化电感，需将缝合过孔紧邻信号过孔布置；同时，应尽量减少信号跨越的层数，以降低回路的垂直高度和面积。此外，回流过孔需在信号过孔的整个垂直深度范围内均连接至接地平面，即便电源过孔处于空闲状态，也可能形成短截线，引发谐振串扰。

若信号过孔附近无缝合过孔，电源/接地平面腔体将成为回流路径，但其为非理想回流路径。此时，信号过孔的能量会通过平面腔体向外辐射，不仅会影响被测信号的特性，还会通过腔体向其他过孔注入噪声，引发串扰。

接下来将通过两个案例，分别阐述远端缝合过孔对信号自身的影响，以及对其他过孔的串扰影响。

缝合过孔距离对信号完整性的影响

为验证远端缝合过孔的影响，设计了两种相似的PCB结构（如图20所示），该结构为实际设计的简化模型，仅用于验证本研究关注的现象。两种PCB均包含一个从顶层转接至第四层的信号过孔，且第二、三层均为接地回流平面。

第一种结构的缝合过孔与信号过孔的间距为1.4英寸，第二种结构的间距则缩小至30mil。

图20 - 近/远端缝合过孔的测试架构

为分离过孔结构与其他通道效应的影响，额外设置了一个对照情况：将信号过孔替换为理想短接，该情况的结果可作为基线，用于对比两种过孔情况的影响。先对三种情况开展频域分析，再分析其阶跃响应，最后测试2400MT/s速率下的眼图。

缝合过孔距离 – 频域分析

首先分析信号从发射端（Tx）到接收端（Rx）的插入损耗，三种情况的结果如图21所示。

图21 - 不同过孔结构的插入损耗

与无过孔基线情况相比，远端缝合过孔情况的插入损耗在多个谐振点出现明显恶化，且全频段的损耗均更高，这会导致信号的噪声增大、衰减加剧；而近端缝合过孔情况的插入损耗与基线情况基本一致。

缝合过孔距离 – 时域分析

通过分析三种情况的阶跃响应，可进一步掌握其时域特性。测试中驱动器的上升时间为75ps，接收器为完全匹配传输线阻抗的纯电阻终端。

图22为三种情况的上升阶跃响应。远端过孔情况（红色波形）的振铃最显著，近端过孔情况（蓝色波形）的振铃较小，无过孔情况（绿色波形）无振铃（体现了通道的连续性）。

图22 - 不同过孔结构的阶跃响应

近端过孔情况的波形与无过孔情况接近，仅在跳变初期存在微小振铃，其局部放大图显示初始纹波峰峰值约30mV，后续纹波幅值降至数毫伏；而远端过孔情况的纹波不仅幅值大，且持续时间长，该纹波由信号穿过的电源层腔体谐振引发，其幅值与电路板尺寸、缝合过孔和信号过孔的间距相关。

该纹波对眼图的影响如图23所示。测试的DDR4系统工作在2400MT/s速率下，驱动器（控制器）上升时间为75ps，数据码流为PRBS10序列。

图23 - 不同过孔结构对眼图的影响

无信号过孔情况：EH=845.01mV；近端缝合过孔情况：EH=825.06mV；远端缝合过孔情况：EH=392.37mV

与插入损耗和阶跃响应的结果一致，近端缝合过孔情况的眼图与无过孔（理想过孔）情况接近，其眼图开启度远优于远端缝合过孔情况。DDR总线中存在大量过孔，若信号层转接区域远离集成电路（集成电路下方通常有密集的接地缝合过孔和电源/接地平面去耦电容），极易忽视缝合过孔的布置。

多信号过孔共用缝合过孔的影响

即便信号过孔具备邻近的回流路径，若该回流路径被多个信号过孔共用，会引发过孔间串扰。此类串扰并非由走线间耦合导致，而是通过电源层腔体传递，因此可能影响间距较远的信号。

图24展示了四个信号共用一个回流路径缝合过孔的结构。这些信号从顶层（参考第二层）转接至第四层（参考第三层），缝合过孔用于连接第二、第三参考层（即两参考层为同一网络）。若两参考层为不同网络，则需用去耦电容替代缝合过孔，实现参考层的连接。

图24 - 多信号过孔共用一个缝合过孔

图25为该结构的俯视图，选取DQ0（端口1至端口2）为受害网络，其余网络为干扰网络，端口2为接收端。走线宽度为8mil，DQ0与DQ2（上方两条走线）、DQ3与DQ1（下方两条走线）的间距为50mil，DQ0与DQ1（中间两条走线）的间距为80mil。为隔离过孔间串扰的影响，本测试关闭了走线间耦合，仅启用过孔间耦合。

图25 - 多信号共用缝合过孔的俯视图

与前文测试一致，先对信号开展频域分析，再分三种情况观察受害网络的阶跃响应：

a. 所有过孔替换为理想短接（无过孔情况），该情况的结果与干扰信号无关；

b. 仅受害网络翻转，其余干扰网络保持高电平；

c. 所有干扰网络均翻转。

最后，在相同三种情况下测试受害网络的眼图。

共用缝合过孔 – 频域分析

以端口2为受害接收端，图26绘制了频域下的远端串扰S25、S23和S27参数。可见，在特定频段，各干扰网络的串扰幅值可达-20dB（即10%的串扰量），若干扰网络数量增多，串扰的叠加效应会导致更严重的信号恶化。

图26 - 共用缝合过孔引发的远端串扰（FEXT）

共用缝合过孔 – 时域分析

该现象也可通过阶跃响应或眼图在时域观察，两种方法均通过三组测试来体现共用回流路径的影响：第一组为所有过孔替换为理想短接（无过孔），作为基线；第二组为仅受害网络DQ0驱动，其余三条网络保持高电平；第三组为所有信号均翻转，验证过孔间串扰的影响。

测试中各驱动器的上升时间为75ps，各接收器的终端电阻与传输线特性阻抗完全匹配。

图27为共用缝合过孔的阶跃响应。所有信号均翻转时（红色波形，纹波峰峰值61mV），由于多信号共用回流过孔，串扰最严重；仅DQ0驱动时（蓝色波形，纹波峰峰值34mV），虽纹波幅值仅为前者的一半，但噪声衰减速度较慢；无过孔情况（绿色波形）无纹波，波形完全匹配终端阻抗，其波形可在蓝色波形的纹波间隙中观察到。

图27 - 共用缝合过孔的阶跃响应

相同测试条件下的眼图如图28所示。无信号过孔情况的噪声最小，眼高最大；仅DQ0翻转时，信号仅受非理想回流路径的影响，无串扰，其眼高较基线情况仅下降18mV；当三个干扰网络同时翻转时，信号眼高进一步下降119mV，该劣化程度在DDR4及更高速率的DDR总线中会严重影响信号传输。

图28 - 共用缝合过孔的眼图

无信号过孔情况：EH=850.83mV；仅DQ0翻转情况：EH=714.04mV；所有信号翻转情况：EH（未标注，明显低于前两者）

回流路径过孔影响的检测与缓解

回流路径过孔的影响可通过频域和时域两种方式检测。

在频域中，若包含所有过孔（含回流路径）精准模型的S参数显示某走线的插入损耗过高或存在尖锐谐振，可能是由过孔回流路径问题导致；同时，S参数若显示异常高的串扰，且该串扰与走线物理间距无关，则需排查是否为回流路径共用引发的串扰（此类串扰的干扰源可能是间距较远的走线）。

在时域中，可对比所有信号翻转与仅受害信号翻转的仿真结果：若结果相近，说明过孔间串扰不明显；若所有信号翻转时的结果显著恶化，则表明存在过孔间耦合。采用该方法时，需关闭走线间耦合以隔离过孔耦合的影响，同时需精准建模所有相关过孔及回流路径。

缓解信号过孔回流路径不良的措施主要包含两方面：

对于任何需要切换参考层的信号过孔，均需在其附近布置回流路径。如图14所示，回流过孔与信号过孔的间距决定了回路电感，减小该间距可有效缓解回流路径的负面影响；同时，应尽量减少信号跨越的层数，降低回路的垂直高度，进而减小回路电感。若两参考层为不同网络，去耦电容的布置需遵循相同原则，其安装结构可参考图15的建议。

图29 - DDR通道与SerDes通道的缝合过孔布置对比

应避免多个信号过孔集中共用一个缝合过孔，理想状态为每个信号过孔配备独立的缝合过孔。由于电路板布局空间有限，该要求在部分区域难以实现，因此建议在集成电路附近或其他缝合元件密集的区域完成DDR总线的层转接。

DDR总线对回流过孔影响的敏感性

DDR总线布局的一大挑战在于其包含大量单端信号。与SerDes不同，DDR总线难以在每个信号的层转接处都预留缝合过孔的空间。图29对比了DDR与SerDes的缝合过孔布置：DDR通道的多个信号（红色）共用少量缝合元件（绿色），而SerDes通常为每个信号过孔对配置邻近的缝合元件。

这一特点导致DDR通道极易出现缝合过孔缺失或多信号过孔共用少量缝合过孔的情况，进而引发信号完整性问题。

综合案例分析

本节将通过一个简易PCB布局案例（如图30所示），综合验证前文所述的各类效应。该电路板包含一个控制器和四颗DRAM，控制器通过64位数据总线以2400MT/s速率驱动DDR4。

图30 - 64位数据宽度的DDR4总线（连接4颗DRAM）

该电路板的层数受限，因此布局需做出部分妥协。下文将通过对比启用和禁用电源感知效应的仿真结果，量化这些效应的影响程度。

测试选取两个信号进行分析：一是DQ0（属于通道0），其走线分布在顶层和第三层，第二层为接地层，同时作为顶层和第三层的参考平面；二是DQ56（属于通道7），其走线分布在顶层和第八层，第八层的参考平面为第七层（1.2V电源轨）。

电路板的叠层结构如图31所示，供参考。总厚度61.55mil，标注了各层的材料、厚度、铜厚及用途，如通道0的参考层为接地层，通道7的参考层为1.2V平面

图31 - 电路板叠层结构

测试模拟读操作（DRAM驱动、控制器接收），测量控制器端的眼高，且眼高的测量区域选取控制器采样信号的眼掩码区域，以确保信号具备足够的建立/保持时间裕量。

针对两个信号，分别分析三类效应的影响：SSN（含同一驱动器的其他信号）、非理想回流路径对信号的影响、非理想回流路径引发的其他信号串扰，最后综合对比两个信号的总效应。

布局对比

首先放大两个信号的局部布局，观察其回流路径，如图32所示。

DQ0（左侧）的每个信号过孔附近均有多个接地缝合过孔，其信号从顶层转接至第三层，两层均参考中间的第二层接地平面，因此具备优良的回流路径；此外，尽管并非必需，DQ0的信号过孔附近仍布置了密集的接地缝合过孔。

DQ56（右侧）需切换参考层：顶层走线参考第二层接地平面，第八层走线参考第七层1.2V电源轨，因此其回流路径需通过去耦电容和平面电容实现参考层切换。这些去耦电容与信号过孔的距离较远，且受空间限制，部分电容的过孔引出结构未达到理想状态。

图32 - DQ0（左）与DQ56（右）及其回流路径

回流路径对单信号的影响

为验证回流路径对单个信号的影响，对比理想回流路径与实际回流路径下两个信号的眼高，测试仅让单个信号翻转，其余信号保持空闲（该情况与前文“缝合过孔距离对信号完整性的影响”案例类似）。

图33 - 回流路径对单信号的影响对比

DQ0理想回流路径：EH=567.5mV；DQ0非理想回流路径：EH=567.4mV；DQ56理想回流路径：EH=495.57mV；DQ56非理想回流路径：EH=419.03mV

如表1所示，理想回流路径可精准近似DQ0的实际回流路径，其眼高差异小于1mV；而DQ56若假设为理想回流路径，会高估眼高约75mV。

表1 - 理想回流路径假设对单信号的影响

回流路径对串扰的影响及SSN的影响

为分析回流路径对串扰的影响及SSN的作用，将驱动器件的所有信号均作为干扰源。由于被测DRAM为x16规格，因此每个测试情况下均有两个通道的信号同时驱动。干扰源包括同一驱动器的其他信号（引发SSN）和共用回流路径的信号（引发回流路径过孔串扰），且两类干扰源的信号集合一致：DQ0的干扰源为DQ1~DQ15，DQ56的干扰源为DQ48~DQ55和DQ57~DQ63。所有信号均以2400MT/s速率驱动独立同步的比特序列，测量控制器端DQ0和DQ56的眼高。

为区分SSN和回流路径串扰的影响，需设定基线情况：所有对应DRAM的数据信号均驱动，关闭走线间串扰（因其与PDN电源感知效应无关），但保留封装内串扰；同时假设电源为理想源、回流路径为理想路径，该情况可捕获所有情况共有的封装寄生参数串扰。

随后分别测试仅启用SSN、仅启用实际回流路径、同时启用SSN和实际回流路径三种情况，并与基线情况对比。

SSN的影响

图34展示了SSN对DQ0和DQ56的影响。两个信号及其干扰源均由同规格的x16 DRAM驱动，由于该DRAM的PDN设计优良，因此SSN对两个信号的影响程度相近（如表2所示）。

图34 - SSN对DQ0和DQ56的影响

DQ0无SSN、理想回流、DQ0~DQ15驱动情况：EH=540.17mV；DQ0启用SSN、理想回流、DQ0~DQ15驱动情况：EH=513.00mV；DQ56无SSN、理想回流、DQ48~DQ63驱动情况：EH=484.21mV；DQ56启用SSN、理想回流、DQ48~DQ63驱动情况：EH=454.25mV

表2 - SSN对DQ0和DQ56的影响（相对基线）

过孔间串扰的影响

接下来分析过孔间串扰（非传统走线间串扰，本测试已关闭走线间串扰）对两个信号的影响。如图35和表3所示，DQ0受邻近信号的影响极小；而通道7因回流路径设计不良，会产生显著的串扰。

图35 - 过孔间串扰的影响

DQ0无SSN、理想回流、DQ0~DQ15驱动情况：EH=540.17mV；DQ0无SSN、实际回流、DQ0~DQ15驱动情况：EH=544.5mV；DQ56无SSN、理想回流、DQ48~DQ63驱动情况：EH=484.21mV；DQ56无SSN、实际回流、DQ48~DQ63驱动情况：EH=351.13mV

表3 - 过孔间串扰的影响

注：该情况同时包含回流路径阻抗不连续性和回流路径共用引发的串扰，相比前文“多信号过孔共用缝合过孔的影响”案例，其覆盖的效应更全面。

综合效应

图36和表4展示了电源感知分析的综合影响。

图36 - 电源感知分析的总效应

DQ0无SSN、理想回流、DQ0~DQ15驱动情况：EH=540.17mV；DQ0启用SSN、实际回流、DQ0~DQ15驱动情况：EH=511.87mV；DQ56无SSN、理想回流、DQ48~DQ63驱动情况：EH=484.21mV；DQ56启用SSN、实际回流、DQ48~DQ63驱动情况：EH=339.61mV

表4 - 电源感知分析的总效应（SSN+非理想回流路径）

上述结果表明：若设计具备稳健的布局、可全频段为驱动器供电的优质PDN，以及设计优良的参考平面，则信号与PDN的相互作用影响极小，此时在系统仿真中纳入PDN的额外工作量可能无需投入；但若PDN存在缺陷，若不开展电源感知分析，将无法发现其对信号的影响。

此外，该数据也验证了先通过设计规则检查器（如DRC验证工具）验证设计的价值。

综合结果

表5汇总了前文所有测试的结果。

表5 - 测试结果汇总

对DDR5的启示

尽管前文案例基于DDR4，但随着数据速率提升，相关问题会愈发突出。本研究针对该设计开展了4000MT/s（DDR5的低速率档位）的测试验证。

本测试未采用均衡技术，且在所有前文所述的效应中，仅单信号回流路径对自身的影响可通过判决反馈均衡（DFE）缓解，其余由外部噪声源引发的效应，采用判决反馈均衡（DFE）、前馈均衡（FFE）和连续时间线性均衡（CTLE）的缓解效果有限。

需注意的是，本测试所用驱动器的设计目标速率为3200MT/s，因此4000MT/s下的结果仅用于展示高频下电源感知分析影响的趋势，不具备实际数值精度。此外，DDR5的眼图指标尚未公开，本测试统一选取眼图中心作为眼高测量位置，以确保结果的一致性。

图37 - 4000MT/s速率下的电源感知效应

DQ0 4000MT/s、无SSN、理想回流、DQ0~DQ15驱动情况：EH=612.61mV；DQ0 4000MT/s、启用SSN、实际回流、DQ0~DQ15驱动情况：EH=514.26mV；DQ56 4000MT/s、无SSN、理想回流、DQ48~DQ63驱动情况：EH=542.02mV；DQ56 4000MT/s、启用SSN、实际回流、DQ48~DQ63驱动情况：EH=345.16mV

表6 - 4000MT/s速率下电源感知的综合影响（SSN+非理想回流路径）

可见，高频下电源感知分析的影响显著高于低频；4000MT/s仅为DDR5的低速率档位，更高数据速率下PDN的影响会进一步加剧。

总结

上文阐述了PDN与SI相互作用的多种机制。尽管不同场景下的缓解方案（如低电感电容安装、在需求位置附近布置缝合元件等）存在共性，但其根本成因差异显著。深入理解这些成因与影响，可有效提升系统整体性能、优化设计、完善分析与调试流程。

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