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高速时钟布线不是“画线”，是控制电磁波的路径
你有没有遇到过这样的情况：FPGA输出的LVDS时钟在示波器上看起来干净利落，可一接到ADC，采样数据就开始跳变；或者眼图测试明明达标，EMC暗室里300 MHz频点却突然冒出一根尖刺，怎么滤都压不下去？
这不是芯片的问题，也不是layout软件不够智能——而是你把“布线”当成了连线游戏，忽略了时钟信号本质上是一列沿传输线传播的电磁波。它有速度、有阻抗、会反射、会被耦合、还对返回路径极度敏感。
Altium Designer（AD）之所以能在高速设计中站稳脚跟，不是因为它能自动拉线，而是它把电磁场理论翻译成了工程师能理解、能设置、能验证的规则语言。今天我们就从一个真实项目切入：Xilinx Artix-7驱动AD9680双通道1.25 GSPS ADC的LVDS时钟链路，手把手拆解——如何让那一对细如发丝的CLK±走线，在FR-4板子上稳定跑出皮秒级精度。
差分对：别只盯着“P/N两条线”，要看它们怎么“咬合”
很多工程师一看到差分对，第一反应就是“宽度一样、间距固定、长度相等”。这没错，但远远不够。真正决定性能的，是这两条线之间的耦合状态是否可控且一致。
LVDS标准要求差分阻抗为100 Ω ±10%，这个数值不是随便定的。它直接对应着差分接收器内部的终端电阻结构。如果PCB走线的奇模阻抗（$Z_{0o}$）偏离设计值，就会在接收端产生反射——而差分信号的反射，不是简单叠加，是
