很多硬件工程师在绘制 PCB 时，直接沿用 EDA 软件自带的默认布线规则，线宽线距参数不作修改就直接输出生产文件。打样回来之后出现线路断线、相邻线路微短路、电源回路发热严重等问题，反复改版消耗大量时间成本。走线宽度和间距是 PCB 设计最基础，也是影响全局性能的关键参数，它同时关联载流能力、绝缘安全、信号完整性以及 PCB 制造良率。想要做好电路板，第一步就要吃透线宽线距背后的底层逻辑。
一、线宽与线距的基础定义
线宽，指 PCB 铜箔走线的物理宽度，行业常用单位 mil，1mil 等于 0.0254 毫米。外层微带线与内层带状线，相同线宽的电气表现并不一致。线距，是两条铜箔导体之间的绝缘间隙，也叫 Clearance，包含走线之间、走线与铜箔铺铜、走线与焊盘之间的距离。很多新手混淆 “中心距” 和 “边缘间距”，3W 规则中的间距，指的是两条走线内侧边缘的隔离距离，不是走线中心之间的距离。
铜厚直接决定线宽的实际能力，常规 1oz 铜箔厚度 35μm，2oz 铜箔 70μm。同等电流条件下，铜厚翻倍，所需走线宽度可以显著缩小。内层走线散热条件差，相同线宽的载流能力会明显低于外层表层走线，这点很容易被忽略。不少工程师直接把外层线宽照搬到内层电源走线，最终出现内层铜箔过热，长期工作可靠性下降。
二、线宽的两大核心约束：载流与阻抗
线宽第一大用途是承载电流。IPC‑2221 标准给出了走线温升与载流的计算模型，网络上的 Saturn PCB Toolkit 工具就是基于该标准计算。工程上不能简单套用 “1oz 铜 10mil 走 1A” 的粗略经验公式，该经验仅适合表层、温升 10℃的理想环境。密闭设备机箱内部散热差，需要预留 50% 以上的裕量。大电流回路，优先加宽走线或者局部铺铜，不建议一味缩小线宽来节省布线空间。
第二大约束为特性阻抗。对于高速信号，线宽不再只考虑载流，而是服务于阻抗匹配。50Ω 单端、90Ω 差分、100Ω 差分阻抗，需要结合叠层介质厚度、板材介电常数、铜厚共同计算。同一块板子，外层和内层要达到同样阻抗，线宽数值并不相同。如果随意修改线宽，会造成阻抗不连续，引发信号反射、过冲、振铃现象，通信接口出现丢包、误码等隐性故障。
三、线距的双重作用：绝缘安全与抑制串扰
线距主要承担两个任务：电气绝缘隔离、降低信号之间电磁耦合。低压数字电路 3.3V、5V 系统，满足工厂最小工艺间距就可以；但遇到工业高压、开关电源初级侧，间距必须按照安规电气间隙、爬电距离进行放大。潮湿、粉尘污染等级高的设备，还要在理论计算基础上继续放大间隙，防止出现漏电、电弧爬电问题。
高速并行信号之间，间距不足会加剧串扰。经典 3W 原则，走线边缘间距≥两倍线宽，把互感和寄生电容耦合降到较低水平。但 3W 不是万能教条，它仅针对单端高速信号线，差分对内间距、差分对和其他网络的隔离，要使用另外一套约束条件，不能生搬硬套。
四、工艺下限：设计要匹配工厂制程能力
常规 FR‑4 普通工艺，最小可做 6mil 线宽 / 6mil 线距；高精度工艺可以做到 3‑4mil。但参数压到极限，蚀刻侧蚀影响会放大，生产良率下降，打样与批量成本上升。设计时不要直接卡工厂极限参数，建议预留 1‑2mil 余量。内层线路蚀刻均匀性比外层更差，内层最小线宽线距建议比外层适当放宽。
五、工程落地的常见误区
最典型误区：全部网络使用同一套线宽线距规则。电源、大电流、低速信号、高速差分、高压回路，电气需求完全不一样，统一参数必然顾此失彼。第二个误区：只看设计软件 DRC 通过，不核查生产工艺。DRC 仅检查版图几何，不评估温升、安规耐压、阻抗。DRC 报零错误，不代表板子可以稳定量产。
综合来看，PCB 走线宽度与间距不是简单填数字，是电气性能与制造工艺之间的权衡。设计前期就要梳理全部网络分类，建立多套布线约束，而不是布线完成后临时修改。
