边沿触发与电平触发对比：时序逻辑电路设计实验核心要点

边沿触发与电平触发：不是“选哪个”，而是“为什么不能乱选”

你有没有遇到过这样的情况：
在FPGA开发板上跑一个简单的状态机，仿真波形完美，下载进板子却疯狂跳变、输出错乱？
或者明明写了always @(posedge clk)，综合报告却赫然警告：[Synth 8-3332] inferring latch for signal 'state_nxt'？
又或者，用按键控制LED亮灭，按下一次，LED闪了三下——逻辑里根本没写循环？

这些不是代码写错了，也不是板子坏了。
是触发机制在悄悄说话，而你还没听懂它的语法。

这不是理论考题里的标准答案辨析，而是你在实验室调试到凌晨两点、盯着ILA波形抓狂时，真正卡住你的那个底层开关。

真正决定电路行为的，从来不是“写了什么”，而是“什么时候采样”

先抛开教科书定义。我们从一块真实开发板说起：

Xilinx Artix-7 的全局时钟网络（BUFG）能提供抖动 < 50ps 的纯净上升沿；而你随手连上去的按键信号，经过PCB走线、RC消抖、施密特触发器整形后，边沿可能仍有 2~5ns 的缓慢爬升；更别说传感器模拟前端输出的毫秒级抖动——它根本不是数字信号，只是被你“强行二值化”了。

在这种物理现实下，“采样时机”直接决定了系统是否可信。

• 边沿触发，就像一位戴着高精度秒表的裁判：只在clk从低到高的那一瞬（理想为零宽度）按下快门，拍下d此刻的值。其余时间，不管d怎么翻腾，它都视而不见。
• 电平触发，则像一个开着门的仓库管理员：只要en == 1，谁推货进来它就收谁的；门开着的几微秒里，如果前后脚塞进两批货（比如组合逻辑毛刺导致的短暂误脉冲），它可能全收下，还分不清主次。