先进封装2.5D与3D堆叠：TSV、混合键合与良率选型

第一次把一颗 GPU 加四颗 HBM 的剖面图放到最大，我盯着那层薄薄的硅中介层看了很久——两边的裸片明明都在同一块基板上，中间却靠几千个微凸点、几万根硅通孔连起来，信号走的距离不到几个毫米，带宽却是外面 PCB 走线的上百倍。这就是先进封装的魅力：它不再是"给芯片盖个壳子、引几根线出来"，而是变成了一门和前端制程同等重要的集成技术。2.5D 拼接、3D 堆叠这两个词这几年被反复提起，但很多人只记住了缩写，没搞清它们各自解决了什么问题、代价是什么、什么时候该选哪条路。这篇内容我按自己理解这个领域时的顺序来写：先讲清楚先进封装到底在解决什么工程和经济问题，再顺着封装形态的演化链条拆开 2.5D 和 3D 的关键工艺，最后落到选型、良率和踩坑上，方便正在做多芯片方案的人直接对照。

1. 从一颗大芯片到一堆小芯片：先进封装在解决什么

1.1 摩尔定律的经济学拐点：为什么"继续放大"不划算了

过去几十年，提升性能最省事的办法就是把芯片越做越大、晶体管越做越密。这条路之所以一直走得通，是因为单位晶体管成本一直在降。但到了最近几个节点，情况变了：先进制程的每晶体管成本不再明显下降，甚至在某些节点出现反弹，而设计的复杂度、流片费用、验证周期却在持续上涨。更麻烦的是一个物理硬约束——光罩极限。一次曝光能覆盖的最大面积大约是 26 mm × 33 mm，也就是858 mm²，超过这个尺寸就必须做拼接曝光，成本陡增，良率还随面积呈指数下滑。

我用一个粗略的良率模型说明为什么大面积裸片这么难受：假设缺陷密度是 0.1 个每平方厘米，用泊松模型估一下，858 mm² 的裸片良率大概在 40% 上下，而如果把面积翻倍到约 1700 mm²，良率会掉到 20% 以下。这意味着你花了同样的晶圆成本，能拿到的合格品直接腰斩。这就是 chiplet（小芯片）思路的经济学起点：与其做一颗 1600 mm² 的巨型裸片，不如做四颗 400 mm² 的小裸片，各自良率高，再在封装里把它们连起来。

关键认知：先进封装的第一驱动力不是"技术炫技"，而是"用封装换良率和成本"。把面积风险拆散，是用封装换来的最大红利。

但这笔账不是白捡的。拆分之后，die 与 die 之间的通信必须走封装，而封装里的互连密度远低于片上金属层，功耗也更高。于是问题就转化成：能不能把封装内的互连做得足够密、足够省电，让拆分后的系统性能损失可以忽略？这才是 2.5D 和 3D 存在的根本理由。

1.2 先进封装的定义边界：它跟传统封装差在哪

传统封装干的事很朴素：把裸片贴在引线框架或基板上，用金线或铜线把焊盘引出来，再用塑封料包起来防潮防撞。它的互连发生在芯片边缘，I/O 数量受限于周长——周长是线性增长的，而芯片内部的晶体管是平方增长的，这个矛盾天生无解。再加上金线本身是电感，高速信号一上去就振铃，电源一拉载就塌陷。

先进封装的定义，我更愿意用三条判据来界定：一是互连方式从"边缘引线"变成了"面阵凸点"，全阵列分布让 I/O 可以上千上千地堆；二是引入了硅通孔（TSV）、重布线层（RDL）、微凸点、混合键合这类晶圆级工艺，把互连做到了 die 级；三是封装的职责从"保护与扇出"升级为"参与系统集成"，封装内部本身就是一个高速互连网络。

这里顺手澄清一个特别容易混淆的点。很多人在 EDA 工具里说"给元件加 3D 封装"，指的是在 AD 或同类软件里给零件挂一个 STEP 模型，让 PCB 能出三维装配图；另外一些做 3D 建模、点云扫描的朋友说"3D"也是另一回事。这些都属于几何层面的三维，跟本文说的先进封装完全不是一个维度。本文的 2.5D / 3D 指的是电气与结构层面的集成层级：2.5D 是多个裸片并排躺在一个中介层上，靠中介层里的布线互连；3D 是裸片沿着垂直方向真叠起来，靠 TSV 和键合把上下层打通。

1.3 用一组数字感受差距：pitch、带宽密度与能效

概念说再多不如看数。下面这张表是我自己在做方案评估时用的对比，量级参考公开资料和常见工程实践，具体数值会随工艺版本浮动，但比例关系是稳的：

这张表最值得记住的不是绝对值，而是量级跳变：从 PCB 到微凸点，能效差了两个数量级；从微凸点到混合键合，又差了一个数量级。也就是说，如果你把两颗需要高带宽通信的 die 放到同一块 2.5D 中介层上，相比于用 SerDes 穿过封装绕回基板，功耗开销可能只有后者的几十分之一。HBM 就是最典型的例子——每一颗 HBM 的接口位宽都是 1024 位这个量级，靠 PCB 走线根本做不出来，只有 2.5D 中介层能承载。

2. 封装形态的演化链条：从引线键合到硅中介层

2.1 引线键合、倒装、WLP：三代基础工艺的取舍

引线键合（Wire Bond）不是没有优点：便宜、柔性强、对基板要求低，很多 MCU、电源芯片、存储颗粒今天还在用。它的死穴在高速和高 I/O：走线是悬空的细金属丝，自感大、串扰大，而且只能在芯片边缘排焊盘。我见过一个典型场景——某颗芯片用引线键合封装后，电源纹波在负载跳变时超标，最后不得不加一堆去耦电容，还把频率压了下来。换成倒装后，电源从焊盘全阵列灌进去，路径短、电感小，问题自然消失。

倒装（Flip Chip）把芯片翻过来，用 C4 凸点直接连到基板上，互连从边缘变成面阵，电学性能大幅改善，这是整个封装史的分水岭。再往后是晶圆级封装（WLP）：封装工序在整片晶圆上完成，最后才切割，省掉了单独的封装基板，尺寸接近原die。WLP 又分扇入（Fan-In）和扇出（Fan-Out）：扇入的 I/O 数量受 die 面积限制，扇出则把 RDL 延伸到 die 之外的模塑区域，可以在同样面积下做更多 I/O。

这三代工艺的关系不是替代而是分层：引线键合解决"便宜够用"，倒装解决"高速高 I/O"，WLP 解决"小型化和低成本扇出"。而 2.5D 和 3D，是在倒装的基础上把互连密度又往前推了一大步。

2.2 2.5D 的两种实现路线：全硅中介层与局部硅桥

所谓 2.5D，本质是"用一块中间层把多个裸片并排连起来"。这个中间层有两种主流做法。

第一种是全硅中介层（Silicon Interposer），台积电的 CoWoS-S 是代表性方案。中介层本身是一块没有晶体管、只有布线和 TSV 的硅片，上下两面都做 RDL，正面贴裸片，背面通过 TSV 连到封装基板。它的好处是布线密度高、CTE 与裸片匹配（都是硅），翘曲和应力好控制；代价是中介层面积越大良率越低——中介层大约也是 858 mm² 一片的尺寸，要覆盖一颗大 GPU 加四颗 HBM 往往需要拼接或使用更大的载板，价格昂贵。

第二种是局部硅桥（Silicon Bridge）。思路是：不需要整个中间层都用昂贵的硅，只在两颗需要高密度通信的 die 之间嵌一小块硅桥，其余区域走普通的有机基板布线。英特尔的 EMIB、台积电 CoWoS-L 里的 LSI（本地硅互连）都属于这一类。硅桥的面积小、良率高，成本比全硅中介层低不少，而且理论上可以覆盖比光罩更大的区域。它的挑战在于基板制造精度：硅桥要嵌进基板里，对准和层压工艺要求很高，封装基板的线宽线距也得跟上。

我自己的判断是：带宽需求集中在少数几对 die 之间时，硅桥更划算；当所有 die 都两两需要高带宽通信、或者总带宽需求极高时，全硅中介层反而更省事。这不是技术优劣，是拓扑结构决定的经济性。

2.3 Fan-Out 与 RDL 中介层：低成本一侧的替代方案

如果预算和产能都不够上硅中介层，还有中间档可选。RDL 中介层是用聚合物介质加铜布线在载板上做出来的中间层，不需要硅片也不需要 TSV，成本远低于硅中介层，但线宽线距做不到那么细，密度低一档，而且聚合物材料的 CTE 较大，大面积下的翘曲控制是难点。扇出型封装（如 InFO 系列）则是在裸片周围做模塑，然后在模塑面和裸片面上一起铺 RDL，把扇出和互连合并成一步。手机应用处理器上用得很成熟，成本、厚度、电性能都不错。

再往下还有有机中介层和正在被热议的玻璃基板方向。有机材料的优势是面积可以做大、成本可控，适合对密度要求没那么极致的场景；玻璃的热膨胀系数介于硅和有机树脂之间，平整度和刚性更好，被认为在大尺寸封装上有潜力，但目前工艺成熟度、量产良率还在爬坡。选材这事没有标准答案，我的经验是先把带宽、die 尺寸、功耗、成本四项列出来，再看哪条路线能同时满足，而不是先认准某个工艺名词。

3. 2.5D 封装的关键工艺细节：中介层、微凸点与组装

3.1 TSV 的三种插入时机与对应制程代价

硅通孔是先进封装的"垂直血管"。按它在制程中的插入时机，分三种：

• Via First：在 CMOS 前段之前就在硅里打孔、填铜，再去做晶体管。好处是热预算宽松，孔可以做得很细；坏处是铜在高温工艺中会污染前段器件，需要非常严密的阻挡层，良率风险高。
• Via Middle：在晶体管做完、后段金属层开始之前做 TSV。这是目前中介层和存储堆叠里最常用的方案，兼顾了热预算和集成度。
• Via Last：在芯片完全做完之后再打孔，从背面贯穿。灵活，但孔通常更粗、深宽比受限，多用于需要从背面取电或做散热通路的场合。

工艺细节上，TSV 的典型深宽比在 10:1 这个量级，直径 5–10 μm，深度几十到一百微米。流程大致是：深反应离子刻蚀打孔 → 沉积绝缘层（通常是氧化物）→ 沉积阻挡层和种子层 → 电镀铜填孔 → 退火 → CMP 去除表面多余铜并露出铜面。这里有几个坑：填孔容易在中间形成空洞（seam void），要靠添加剂配方和电流波形控制；退火会让铜膨胀挤出，必须留好预算；CMP 时铜的去除速率比氧化物快，容易形成碟形凹陷（dishing），后面键合时就会出问题。

实操提示：TSV 一旦做完，它周围一圈就是应力禁区（KOZ），标准单元和精密模拟电路不能放进去。这个区域要在 floorplan 阶段就预留，等到物理实现后期再改，基本等于重做布局。

3.2 微凸点、铜柱与底部填充：可靠性怎么保

裸片和中介层之间靠微凸点连接。早期用焊料微凸点，间距 40 μm 左右；现在主流往 25 μm 甚至更小走，焊料球越做越小时，同样的高度下焊料量不足，机械强度下降，于是很多方案改用铜柱加焊帽的结构，靠铜柱撑高度、靠焊帽完成连接。

这一步最容易被忽略的是底部填充。芯片和中介层之间的间隙只有几十微米，热循环时焊接点会反复承受剪切应力，如果不用材料把这层缝隙填满、把应力分散到整个界面，焊点很快就会疲劳开裂。常见方案有三种：毛细底部填充（CUF）、模塑底部填充（MUF）、非导电薄膜（NCF）。CUF 填充质量好但速度慢、容易产生空洞；MUF 把底填和塑封合成一步，效率高但流动性控制难；NCF 在键合时同步固化，适合细间距的 TCB 工艺。

我踩过的一个坑是空洞。当时有一批样品在温度循环测试早期就失效，切片后在底填层里看到一串连成通道的空洞，正好压在微凸点阵列最密集的区域。后来分析是助焊剂残留和填充料的浸润性不匹配，加上点胶路径是从一侧单向推进，气泡被赶到了阵列中心出不来。改成多点点胶、并调整预热温度后，空洞率降下来了。这件事让我养成了一个习惯：只要看到焊点间距缩到 40 μm 以下，第一件事就是确认底填工艺窗口，而不是先怀疑焊料本身。

3.3 CoWoS 类流程拆解：每一步在干什么

以典型的 CoWoS 流程为例，把步骤摊开看，会更容易理解工艺难点在哪。

1. 中介层准备：在中介层硅片上完成 TSV、双面 RDL、正面微凸点。这一步结束后要做晶圆测试。
2. CoW（Chip on Wafer）：把逻辑 die 和 HBM 逐一贴到中介层晶圆上。这一步用 TCB 或批量回流，对准精度决定了后面良率。逻辑 die 面积大、HBM 面积小，热膨胀行为还不一样，贴装顺序和温度曲线都要调。
3. 底部填充与模塑：填充微凸点间隙，再整体模塑保护。模塑料的收缩率、固化曲线直接决定整片晶圆往哪边弯。
4. 减薄与背面露头：把中介层晶圆背面磨薄，让 TSV 露出来，做背面 RDL 和 C4 凸点。减薄到一两百微米时，整片晶圆的刚性已经很差，搬运和支撑全靠临时载具。
5. 切割与 WoW（Wafer on Wafer/Substrate）：切成单个模块，再贴到有机封装基板上，做最后的回流、底填、盖散热盖、打标测试。

看到这里应该能明白，为什么这套工艺的产能瓶颈往往卡在模塑和翘曲控制上，而不是卡在光刻精度上。它更像是一个精密机械加材料工程的活，跟前端制程的问题结构完全不同。

3.4 翘曲这道坎：CTE 失配与载具的博弈

翘曲是先进封装最普遍、最难缠的问题，根源是材料热膨胀系数（CTE）不匹配。给一组常见数值：

硅和有机基板差了将近六倍，温度一变，两者伸长量完全不同，中间靠焊点和底填硬拉，应力全压在最薄弱的环节上。面积越大，绝对形变量越大，问题越严重。业界的应对手段基本是这几类：加加强环（stiffener）提高结构刚性；用临时载具在薄化过程中提供支撑，最后再解胶剥离；调整模塑料的配方和固化曲线，让它的收缩尽量与硅匹配；用对称叠层设计抵消弯矩。

测量翘曲的手段也值得一提。传统用阴影云纹，现在很多厂用三维形貌扫描：结构光或者点云方式扫整个封装表面，得到全场形变分布，再和有限元仿真结果比对。前面提到的那些 3D 扫描、点云处理技术，在这个环节是实打实的生产工具，只不过它们服务的是形貌测量，不是电气设计。

4. 3D 堆叠真正难在哪：混合键合与热管理

4.1 从微凸点到铜铜直接键合：pitch 缩到 10 μm 以下发生了什么

微凸点缩到 25 μm 以下就开始吃力了：焊料体积太小，界面金属间化合物占的比例越来越高，脆性上升；底填材料要填进更窄的缝隙，毛细作用变弱；相邻凸点之间的桥连风险陡增。更根本的问题是，凸点本身的厚度也是几十微米，两颗 die 之间隔着这么远的距离，信号穿过的路径长、寄生电容大，能效提不上去。

混合键合（Hybrid Bonding）换了思路：不用焊料凸点，把两颗 die 的表面做超平整，铜焊盘嵌在介质层里，让介质和介质先贴合，再通过退火让铜膨胀接触、互相扩散形成金属键。此时互连间距就是铜焊盘的间距，可以做到 10 μm 以下，甚至往 1 μm 级走。互连间距缩小带来的好处是双重的：单位面积能塞的连线数暴增，同时每比特的驱动电容大幅下降。

代价是工艺窗口极其苛刻。它不再是一个"组装"工艺，更像是"晶圆键合级"的表面工程。

4.2 混合键合的工艺链：CMP、活化、退火与对准精度

把关键步骤按顺序梳理一下，每一步的容差都很紧：

• CMP 平整化：介质表面粗糙度要控制到亚纳米级，铜焊盘要比介质面略微凹下去一点点，凹陷深度在几纳米量级。凹太多，退火时铜膨胀量不够，接触不上；凹太少，表面就出现铜凸点，键合时会把介质顶开，形成空隙。
• 清洗与颗粒控制：这一步是良率杀手。一颗亚微米级的颗粒落在键合面上，就会在局部形成未键合区域，后续热循环中成为裂纹源。洁净度等级和搬运方式基本按前道标准来做。
• 等离子活化：用等离子体处理表面，制造悬挂键、提高亲水性，让两个表面在室温接触时能靠氢键和范德华力先"预粘"住。这个预键合强度很低，但足以支撑后续搬运。
• 对准与预键合：晶圆对晶圆的方式对准精度最好，能到百纳米级；die 对晶圆的方式受单颗 die 拾取精度限制，一般在几百纳米量级。对准偏差直接决定有效接触面积。
• 退火：通常在 200–400 ℃ 区间，让铜晶粒跨界面扩散、长大，形成真正的金属键。温度越高键合越好，但热预算会冲击下层器件和已经堆好的层，所以实际是压着上限做。

我个人的体会是，混合键合项目里真正占时间的不是键合机本身，而是表面状态的稳定性。同一批片子，CMP 完之后放置几个小时再做键合，和立刻做的结果就可能不一样。所以产线上通常会把 CMP、清洗、活化、预键合串成连续流程，中间不允许长时间停留，这和传统封装排产逻辑完全不同。

4.3 热：被夹在中间的芯片怎么散热

3D 堆叠有个天然矛盾：为了缩短互连路径，我们把 die 贴得越近越好；但贴得越近，散热路径越堵。2.5D 结构里，所有 die 都朝向同一个散热面，热可以往上走；3D 结构里，中间层的 die 上下都被占住，只有侧面和 TSV 能导热，热流密度一下子就上去了。

工程上的应对有几种。一是减薄：把 die 磨到几十微米甚至更薄，缩短垂直热阻，但这又让机械强度变差，报废风险上升。二是用 TSV 做散热通路：除了信号和电源 TSV，额外布置只做导热用的 TSV 阵列，把热从中间层引到散热面。三是界面材料（TIM）优化：TIM1 填在 die 和散热盖之间，TIM2 填在散热盖和散热器之间，这两层的热阻经常被低估，实测中 TIM 界面往往占总温升的两三成。四是系统层面的手段，比如均热板、液冷，把热量从封装表面快速带走。

对做架构的人来说，一个实用经验是：在方案定义阶段就把热仿真跑一遍，用稳态热阻模型粗估叠层里每一层的结温，别等到布局做完才发现中间层超温。我见过因为热预算不够，被迫把一颗高功耗 die 从叠层中间拆出来单独放到中介层上的案例，整个 floorplan 重做，代价非常大。

4.4 测试与良率：KGD、TSV 探测与堆叠后的可测性

3D 堆叠在测试上有个残酷的现实：你必须在堆叠之前就知道每一颗 die 是好的。因为一旦叠上去，中间层出了问题几乎无法返修，整颗模块报废。这就是所谓"已知良品裸片"（KGD）的要求。KGD 说起来简单，做起来是成本问题——你要在裸片状态下做完整测试，探测间距越来越小的微凸点和 TSV，探针卡的成本和接触可靠性都是挑战。

堆叠之后的测试更麻烦。IEEE 1838 系列标准就是为这个场景设计的，思路是在每一层里放测试访问端口，把各层的测试链路串起来，让外部能一条链访问到每一层。这样可以在不拆开堆叠的前提下定位是哪一层出问题。此外还有老化筛选、TSV 的连通性测试、微凸点的接触电阻测试等，每一项都要在设计阶段就把测试结构预留进去。

提醒一句：很多团队在设计阶段只关心功能和性能，测试结构留得很敷衍，结果量产时才发现某些内部节点根本探不到，只能靠终测的整体通过率反推，定位效率极低。测试结构的投入应该和功能设计同期规划。

5. 多芯片互连的协议层：UCIe 与 Die-to-Die 接口

5.1 为什么需要统一的 D2D 标准

早几年做多芯片方案，每家都有自己的一套 die-to-die 接口：物理层速率、编码方式、链路训练流程各不相同。结果是芯片只能跟自家或合作方的 die 拼，IP 复用性极差，客户也被锁死。行业需要一个公共的接口规范，于是 UCIe 这类标准出现了：它定义了物理层、链路层、协议映射怎么分层，同时按封装能力分成不同档次——用标准有机封装的一档速率低一些、走线长一些，用先进封装的一档速率更高、走线更短。

对做设计的团队来说，标准带来的实际价值是：你可以买到一个符合规范的 D2D PHY IP，而不是自己从零设计物理层，验证、互操作、封测流程都有参照。当然代价是要接受规范里的约束，比如链路长度、凸点排布、训练时序。

5.2 带宽密度、能效与延迟这三个指标的取舍

评估 D2D 接口时，我一般看三个指标，而且它们是相互制约的：

举个实际的权衡：把链路做宽（比如从 16 通道扩到 64 通道），能显著提高总带宽、降低每比特的驱动压力，但会占用大量凸点和布线资源，也可能和电源凸点抢地方。反过来，把单通道速率做高，能省凸点，但通道的功耗和信号完整性压力上升，均衡电路更复杂。所以接口方案的选型，本质上是在凸点预算、功耗预算、面积预算之间找平衡点，没什么一劳永逸的答案。

5.3 设计端的挑战：跨 die 时序、PDN 与热协同仿真

多芯片设计和单芯片设计最大的差别在于，很多原本"在片内"的问题变成"跨边界"的问题。

• 跨 die 时序：一条路径可能从 die A 出发，穿过 PHY、走中介层 RDL、进 die B 的 PHY。时序分析要考虑封装走线的延迟和温度漂移，工具链上需要把封装当作一个带 S 参数的互连模型纳入分析。
• 电源分配（PDN）：电源要从基板经过 C4 凸点、TSV、RDL、微凸点，一层层送到 die 内部。这条路径上的电感会在负载跳变时造成电压跌落，而且各层之间的去耦电容位置不同，谐振点也不同。跨 die 的 PDN 分析是必须做的。
• 热协同：前面说过热的问题，但要注意热点是耦合的——die A 的功耗会改变 die B 的工作温度，进而影响它的时序和漏电。
• 凸点图规划：电源、地、信号、测试、时钟在凸点阵列里的分配，是物理设计后期最难改的东西。凸点图一旦定稿，封装基板开模，改动成本极高。

这些分析单独看都不新鲜，难点在于它们要联起来做。实践中经常是电、热、力三组仿真分头跑，最后合不上。有效的做法是先把结构和材料定下来，做一次全耦合的基线仿真，后面用降阶模型做快速迭代。

6. 落地视角：什么时候该上 2.5D，什么时候别碰 3D

6.1 一张决策表：成本、带宽、功耗、产能的权衡

技术选型最怕脱离需求。我一般按这个顺序问自己：需要多少带宽？能接受多少功耗？预算是多少？产能跟得上吗？

需要强调的是，2.5D 和 3D 不是二选一。现在很多高性能模块本身就是"3D 加 2.5D"的组合：存储颗粒之间用 3D 堆叠，堆好的存储再和逻辑 die 一起放到 2.5D 中介层上。理解这一点，比死记缩写有用得多。

6.2 常见踩坑清单：从翘曲、空洞到应力禁区

下面这些是我和同行实际遇到过的问题，按发生频率排序：

• 翘曲在回流后才暴露：前期仿真用的材料参数是典型值，实际批次波动导致形变量超差。对策是取参数的上限和下限各跑一遍，留足裕量。
• 底部填充空洞：点胶路径和浸润性不匹配，气泡卡在凸点阵列中心。对策是多点点胶、优化预热温度、检查助焊剂残留。
• TSV 应力禁区没留够：标准单元太靠近 TSV，导致阈值漂移、匹配变差。对策是在 floorplan 阶段就划死区域并做 DRC 检查。
• 铜柱凸点疲劳开裂：热循环下焊点反复受剪，裂纹从界面金属间化合物处萌生。对策是优化底填材料、控制回流曲线、必要时改凸点结构。
• 跨 die IR Drop 超标：电源凸点数量不够或分布不均，某个角落的 die 供电不足。对策是早期做 PDN 阻抗分析，别等到实测。
• 凸点图改版太晚：功能需求变更加了两个接口，凸点不够用。对策是把凸点预算当成硬约束，在架构阶段就冻结。
• 测试结构预留不足：堆叠后无法定位故障层，只能整颗判废。

6.3 良率与成本的粗算方法

最后分享一个粗算方法，用来快速判断某条路线是否可行。整体良率大致是各环节良率相乘：

模块良率 ≈ 逻辑die良率 × 存储die良率^n × 中介层良率 × 组装良率 × 测试通过率

假设逻辑 die 良率 70%、每颗存储 die 良率 90%（四颗就是 0.9^4 ≈ 0.66）、中介层良率 80%、组装良率 95%、测试通过率 97%，乘下来大概 34%。也就是说，每一环看着都还行，乘起来就只剩三分之一。这解释了为什么先进封装的成本压力那么大，也解释了为什么 KGD 如此重要——如果存储 die 有一半是坏的，你的组装和后面所有工序都是白做。

实际做预算时，我习惯把每个环节的良率目标单独列出来，标明谁负责、用什么手段保障，然后在评审时逐项确认。这比给一个笼统的"整体良率 85%"有用得多，因为后者既无法指导改进，也无法在出问题时定位责任。

我在实际项目里最大的体会是，先进封装的技术难点很少集中在某一个单点上，而是集中在界面——材料界面、工艺界面、部门界面。翘曲是不同材料界面的问题，空洞是填充料和凸点界面的问题，良率算不清往往是设计和封测之间没对齐。把界面管好，2.5D 和 3D 就没有想象中那么玄；界面管不好，再先进的工艺路线也会在量产阶段翻车。