UVM-Dual Top Architecture

        推荐的双顶层测试平台架构能够实现平台可移植性——这对于通过仿真或其他硬件辅助平台加速测试平台至关重要。HDL顶层模块封装了与RTL被测设备基于时钟周期的信号电平活动直接相关的一切内容，这些内容既可以在仿真器中运行，也可以映射（即合成）到仿真器上。 HVL /TB顶层模块则封装面向对象的测试平台，始终按照常规方式在仿真器上运行。

        除了硬件辅助测试平台加速外，采用双顶层测试平台架构还有其他充分理由：具体而言，它能促进多处理器平台在仿真中的应用、优化编译和运行时技术，或通过良好的软件工程实践创建可移植、可配置的VIP。在仿真中使用多个顶层模块符合SystemVerilog标准，且确实非常普遍。所有顶层（即未实例化）模块在模块层级结构中均被视为隐式实例。

        显然，HDL与测试平台的顶层模块层级必须相互连接或“绑定”，以实现测试平台与HDL之间的跨域通信。这可通过下图所示的 UVM 配置数据库来实现。

两者通过标准机制（主要是UVM配置数据库）进行通信绑定，从而协同工作。

1. HDL顶层模块

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