运放跟随器自激振荡的根源排查与稳定性补偿实战指南-开发者社区

先交代背景：运放跟随电路（电压跟随器、单位增益缓冲器）大概是硬件工程师日常用得最多、也最容易翻车的电路之一。它的原理简单到三句话能说完，但很多人在打样回来一上电就傻眼了——输出波形不是干净的输入信号，而是几十上百兆赫兹的衰减振荡，甚至直接变成一堆毛刺。更头疼的是，这种问题在仿真里完全看不出来，Multisim 里随便搭个跟随器怎么跑都稳，一到实物就自激。我从做硬件设计开始到现在，光帮同事和朋友排查这类问题不下二十次，这篇文章就把我踩过的坑、排查思路和最终能落地的稳招一次讲透。

适合谁来读？刚入门还不清楚运放稳定性概念的在校生，画过板子但被跟随电路振荡折磨过的硬件工程师，甚至做电源和接口电路时顺带用缓冲器救急的同行，都可以从这里面找到对应自己场景的解法。我这里不谈晦涩的控制理论，尽量用“到底发生了什么”的方式把原理讲明白，同时给出可以直接抄的补偿参数和调试步骤。

1. 先搞懂一件事：跟随电路为什么天生容易振荡

1.1 单位增益闭环的特殊性

一个理想运放，把输出直接怼回反相输入端，就成了增益为 1 的跟随器。你可能会想：闭环增益才 1，系统应该很稳定才对，怎么反而比增益高的电路更容易振荡？这里面的逻辑恰恰相反。

运放本质上是一个高增益放大器，它靠着负反馈把巨大的开环增益压到我们想要的闭环增益。环路增益 Aβ 越大、反馈深度越深，闭环行为越理想，但对稳定性的要求也越苛刻。开环增益 A 在高频会一路滚降，与之相伴的是相位滞后逐渐增加。当环路增益降到 0dB 的那一瞬间，如果总相位滞后已经累积到 180 度，负反馈就变成了正反馈，于是振荡。

大多数运放内部做了频率补偿，开环增益以每十倍频程 20dB 的速度滚降。这种“单极点”响应能保证幅值降到 0dB 时，相位滞后只有 90 度左右，还留了足够的相位裕度。但问题在于，运放内部并不是理想的单极点系统，第二极点、第三极点、输出级寄生电容都会让相位在更高频段加速恶化。反馈系数 β = 1 的跟随器，恰恰把环路增益推到最大——你不但用上了 100% 的反馈，还要求运放在单位增益频率附近仍然保持足够的相位裕度。这种条件下，运放内部的任何相位损失都会被直接暴露。

一句话总结：跟随器不是“增益低所以容易稳”，而是“反馈最深所以最考验运放的内部补偿”。

1.2 自激振荡的本质：相位裕度是怎么被吃掉的

自激振荡的判据看起来简单：环路增益 |Aβ| ≥ 1，且环路相位滞后累计达到 180 度。但实际电路里，这两个条件是叠加出来的。内部电路、外部负载、寄生参数都会往环路上加极点和零点，每加一个极点，相位就额外滞后 90 度，每加一个零点，相位又补偿回来一些。

我把运放跟随器的工作情况简化成一段“相位预算”：内部补偿给到 90 度相位裕度，这是运放设计时留下的保命钱。外部每引入一个和环路产生交互的极点，就从这笔预算里扣掉 90 度。如果扣到 0，恭喜你，振荡条件达成。容性负载是最大的一笔开销——输出阻抗和负载电容形成一个低频极点，直接吃掉 90 度。反馈结点的寄生电容和运放输入电容又会形成另一个极点。电源去耦不良引起的电源阻抗谐振，还能在某个频段把环路增益顶出一个峰，让相位裕度的余量雪上加霜。

说到这里你应该明白了：跟随电路振荡，不是运放“坏了”，也不是原理图“画错了”，而是外界条件把相位裕度消耗殆尽。明白了这个思路，排查问题就有方向了——我们要做的，要么是把外界加的极点移走，要么是引入零点来补偿相位，让预算重新回正。

2. 逐个排查：藏在你电路里的振荡元凶

2.1 容性负载：输出端的隐形杀手

我在实际工作中遇到的自激振荡案例，十有七八都跟容性负载有关。负载电容来源包括：后级 ADC 的采样电容、线缆的分布电容、MOS 管的栅极电容、滤波电容，甚至 PCB 走线本身的对地电容。很多人习惯在输出端放一个 100nF 或 1uF 的去耦电容，想着稳一稳电源或滤滤噪声，结果这一放就把事情搞大了。

原因是这样的：任何运放的输出级都有开环输出电阻 Ro，通常在几十到几百欧姆，这个电阻和负载电容 CL 会形成一个极点，极点频率大约是：

fp = 1 / (2π × Ro × CL)

Ro 取 50Ω，CL 取 100nF，算出来 fp 大约是 32kHz。这是个什么概念？一个 32kHz 的低频极点，在运放的单位增益频率（假设是 10MHz）处，会造成约 88 度的相位滞后。加上运放内部固有的 90 度，总相位滞后已经超过 180 度。更糟的是，输出级寄生电感和负载电容还会形成 LC 谐振，在某些频率上把增益顶出一个鼓包，让振荡来得更猛烈。

怎么判断是不是容性负载惹的祸？很简单，把负载电容拆掉或减小看现象。把 100nF 换成 10nF 甚至 1nF，如果振荡频率明显升高或者干脆消失，那基本锁定就是它。我见过有人在这上面绕了很久——板子一靠近示波器探头就振荡，手摸上去就好一点，其实就是探头和手都在改变负载电容。

2.2 电源去耦不彻底：容易被忽略的反馈回路

电源去耦不良引发的振荡有个特点：它不是你加根线、减个电容就能一下看出来的，因为它走的是另一条隐蔽路径。运放的电源引脚并不是理想的恒压源节点，电源走线的电感 + 去耦电容的等效串联电感，会在某个频点形成一个高阻抗谐振点。输出级从电源吸取电流时，这个阻抗会把电源电压“调制”出波动，而这个波动又会通过运放内部的偏置结构耦合到输入端或前级放大级，形成一条额外的反馈通路。

跟随器的输出往往要驱动较大的瞬态电流，电源电流的变化幅度比小信号放大时大得多，所以这个机制在跟随电路里更容易被激发。判断方法也简单：给电路输入一个低频小幅信号，同时用示波器看电源引脚的波形。如果电源引脚上能看到和输入信号同步的毛刺或振荡残余，说明去耦回路有问题。

去耦电容的选型和摆位我后面细说，这里先记住几个原则：第一，电容要靠近运放电源引脚，走线要短粗，不能先过过孔再回来；第二，小容值（100nF 级别）和中等容值（1uF 级别）要并联，因为不同容值电容的自谐振频率不一样，并联才有宽频带低阻抗效果；第三，如果板子上有数字电路或开关电源，电源平面本身要足够干净，必要时加磁珠或 LC 滤波隔离。

2.3 PCB布局和寄生参数：看不见的电容和电感

第三种常见振荡来源是 PCB 布局引入的寄生参数。跟随器要求把输出直接连回反相输入端，这个反馈走线如果太长、太细，就会带来寄生电感和额外的电容耦合。更隐蔽的是输入走线和输出走线平行敷设，它们之间的互感会在高频形成一个正反馈路径。

还有输入端的寄生电容。运放反相输入端到地的寄生电容 Cpar，和反馈网络的等效电阻一起，会在 β 路径上形成一个极点。对于跟随器来说，这个极点会让 β 在高频下降，但注意——β 下降本身有时是好事（相当于降低了高频环路增益），但也要看这个下降发生在什么频段。如果 Cpar 太大，极点落在环路增益交叉点附近，反而会加剧相位恶化。在非单位增益电路里，Cpar 造成的问题更明显，这一点我后面讲“反馈电容补偿”时还会提到。

布局上的解法很直接：反馈线要短、要粗，最好直接从输出焊盘拉到反相输入焊盘，中间不打过孔；输入输出走线保持距离，不要平行走长距离；同相输入端如果接的是传感器或高阻信号源，用保护环或铺地隔离。这些都不是什么高深技术，但就是能让你避免从晚上十点开始查振荡查到凌晨。

3. 对症下药：三种可靠的稳定化方案

3.1 输出隔离电阻：最常用的第一招

在运放输出端和负载电容之间串一个电阻 Riso，这是解决容性负载振荡最经典也最有效的办法。原理很简单：Riso 和负载电容 CL 形成一个新的零点，这个零点可以抵消输出电阻 Ro 和 CL 形成的极点带来的相位恶化。

具体做法是：运放输出引脚 → Riso → 负载电容 / 后级电路。需要注意的是，Riso 和负载电容会形成一个一阶低通，直接影响带宽。闭环带宽大约为：

f-3dB ≈ 1 / (2π × Riso × CL)

如果 Riso 取 50Ω、CL 取 100nF，带宽会限制在约 32kHz，对缓冲器来说已经非常窄了。所以 Riso 的取值要在稳定性和带宽之间权衡。一般经验是先取 10Ω 到 50Ω，然后实测阶跃响应，看振铃情况调整。如果只是驱动容性负载，不做高速信号传输，Riso 取大一点无所谓；如果后面接的是高速 ADC 的采样电容，Riso 就不能太大，否则会拖慢建立时间。

这个方案有个精度代价：直流情况下，Riso 和负载电流会形成压降，跟随器的输出误差会变大。我通常的做法是，如果负载是纯粹的电容（比如 MOSFET 栅极），Riso 上去完全没有问题；如果负载有直流电流需求（比如传感器激励），就要算清楚压降能不能接受。

3.2 反馈电容补偿：从β上动脑筋

当 Riso 的带宽损失你无法接受，或者振荡源头不完全在容性负载，而是反馈路径的寄生电容引起的，那就该考虑反馈电容补偿了。

在非跟随器结构里，反馈电容 Cf 是并联在反馈电阻 Rf 两端的，它和 Rf、以及反相输入端的寄生电容 Cpar 形成一个分压网络，让 β 在高频下降。β 下降意味着环路增益在高频被压缩，环路增益曲线更早地降到 0dB，避免了相位持续恶化带来的不稳。换句话说，这是在“主动牺牲高频增益”来换相位裕度。

对于跟随器，反馈电阻 Rf 为零（输出直接连反相输入），无法用常规的 Rf-Cf 并联法。这时候可以用“加法电路变体”：在反相输入端到地之间串一个小电阻，再在反馈路径并一个小电容。但这样会改变直流增益，严格说已经不是标准跟随器了。更实用的替代方案是：在运放输出和反相输入之间，直接并一个几 pF 到几十 pF 的小电容，让反馈路径的频率特性变得“软”一些，限制超高频的反馈量。

Cf 的取值怎么定？一般从 5pF 开始试，给到 22pF 左右。太小没有效果，太大又会让信号边沿变钝。这个电容要选 C0G 或 NP0 材质，因为这类电容的容值对电压不敏感，非线性小，不会在高频产生额外失真。更重要的是，C0G/NP0 陶瓷电容没有压电效应，X7R 在某些条件下会表现出“吱吱”响的压电振动，对运放环路来说是额外的扰动源。

3.3 提高噪声增益：用“牺牲”换稳定

第三种思路不是针对外部元件做补偿，而是从架构上避免让运放工作在单位增益条件。原理还是回到相位预算法则：如果运放内部补偿是按最小稳定增益为 1 来设计的，但实际第二极点比较早，单位增益时的相位裕度只有一点点，那么只要把噪声增益提高一点，环路增益的交叉频率就会降低，相位裕度自然就回来了。

具体做法是在反相输入端和地之间接一个电阻 Rg，在输出和反相输入之间接一个电阻 Rf，构成一个增益为 1 + Rf/Rg 的放大器，而不是纯跟随器。输出仍然跟随输入，但噪声增益变成了 1 + Rf/Rg。比如 Rf 取 1kΩ、Rg 取 1kΩ，增益变成 2，相位裕度就会明显改善。

代价是：第一，输出偏置误差变大了，因为流过 Rf/Rg 的电流会在输入端产生额外的失调电压；第二，噪声增益提高意味着输出噪声变大了；第三，这不是一个理想单位增益缓冲器了，某些场合（比如高精度阻抗变换）会不满足要求。但这个方案也有它的妙处：它能在不改动运放本身的前提下，把一个“差点就不稳定”的运放变成稳定工作，尤其适用于你手头只有某一种运放、无法换料的窘境。

我个人的做法是：先尝试 Riso，不够就加 Cf 并调，还不行就改成提高噪声增益的方案。三种方案可以叠加使用，但每加一层补偿，都会带来带宽、噪声或精度的代价，所以不要一股脑全上，能用最少的元件解决就最好。

4. 别被示波器骗了：振荡测量与定位技巧

4.1 探头和地线：测量方法决定了你看到的事实

做硬件调试的人大多经历过“幽灵振荡”——示波器上一堆高频毛刺，你觉得肯定是电路的问题，结果拔掉探头地线夹子，毛刺就消失了。这种事我碰到过太多次，所以这里要先敲个警钟：你看到的振荡，不一定是电路真实的振荡。

示波器探头本身是一个测量负载。一个 10× 无源探头，输入端大约有 10pF 到 15pF 电容，在几十 MHz 以上，这个电容对节点阻抗就会产生明显影响。更可怕的是探头的地线夹子——那根十几厘米长的鳄鱼夹线，自身电感约有 100nH 到 200nH。这个电感和探头电容会形成串联谐振，谐振频率通常在 50MHz 到 150MHz。你测到一个这个频段的高频振铃，很可能就是探头自己在振荡，而不是你的电路在振荡。

怎么区分真实振荡和测量伪像？我有几个土办法：第一，换一个不同衰减倍数的探头（比如 1× 和 10× 对比），如果波形差异巨大，说明探头负载在影响电路；第二，把地线夹子换成一个很短的接地弹簧，压在探头尖端旁边，如果振铃消失，说明是地线电感惹的祸；第三，稍微移动探头位置，接触点和接地点的位置都改一改，真实振荡对探头的敏感度没有伪像那么夸张。有条件的话，用有源差分探头最稳，它没有地线电感和探头电容问题。

4.2 环路增益测试：用Bode图看清裕度

示波器只能看到表象，如果你真的想把稳定性的账算清楚，还是得测环路增益。最标准的做法是用网络分析仪配合注入变压器，在反馈环路里注入一个扰动信号，测出环路增益 Aβ 的幅频和相频曲线。具体做法是：在反馈电阻的合适位置断开环路，或者在输出和反馈网络之间接入一个小阻值的注入电阻（比如 10Ω 到 50Ω），用隔离变压器把网络分析仪的扫频信号注进去，再测运放输出端（A 点）和注入点（B 点）的电压比例，就可以得到环路增益。

这个方法看起来复杂，但实际搭起来半小时内能搞定。关键是数据解读：看环路增益曲线穿过 0dB 交叉点时的相位值，用 180 度减去这个值，就是相位裕度。相位裕度在 45 度到 60 度之间算是健康的；低于 30 度，阶跃响应会有明显振铃，容易在温度、电压变化后掉进振荡区间；到了 0 度以下，就是持续振荡。

没有网络分析仪怎么办？也不慌，可以用信号发生器 + 示波器 + 注入变压器搭一个手动扫频的土法方案。逐点改变注入频率，记录增益和相位差，也能拼出大致的 Bode 趋势。虽然精度不如网络分析仪，但判断稳定性裕度够用了。

4.3 阶跃响应法：没有网络分析仪也能估算相位裕度

另一个不用仪器仪表就能判断稳定性的办法，就是看小信号阶跃响应。给跟随器输入一个低频小方波，观察输出波形边缘的振铃次数和衰减速度。相位裕度和阶跃响应的关系很直观：

相位裕度	过冲幅度	振铃情况
60° 以上	过冲小于 10%	几乎没有振铃
45° 左右	过冲约 20%~30%	一到两个明显振铃
30° 左右	过冲超过 40%	多个振铃，衰减慢
0° 以下	持续振荡	不收斂

实际测试时，输入用小幅度方波（比如 100mV 到 500mV），避免大信号下压摆率和非线性效应干扰判断。观察边沿附近的振铃，数一数它衰减了几个周期。只要振铃在两三个周期内基本消失，通常相位裕度还有 45 度以上，系统是可用的；如果振铃一直衰减不完或者越振越大，那就别犹豫了，按第 3 节的方法去补偿。

这个方法有两个坑：一是探头电容会影响高频振铃的形态，所以测量时尽量用短地线或差分探头；二是要把输入信号幅度调到足够小，因为大幅信号会触发压摆率限制，引起的过冲不是相位裕度不足导致的。

5. 一个真实案例：跟随器带100nF电容的翻车与修复

几年前我帮一个项目做传感器信号调理板，前级是一个高阻传感器，后级接 24bit ADC，中间用运放跟随器做阻抗变换。原理图很简单：选了一颗单位增益稳定的精密运放，输出直接接 ADC，并放了一个 100nF 的去耦电容。这个电容是为了给 ADC 的采样电容充电用的，是 ADC 数据手册里建议的标准接法。

一上电就出事了。用示波器看跟随器输出，不是干净的传感器信号，而是一个大约 8MHz 的连续振荡，幅度接近电源轨。我第一反应是电源去耦问题，把运放电源脚附近的电容从 100nF 加到 10uF，振荡只小了一点点。又换了一颗输入电容更小的运放，振荡频率变了但没消失。后来我把输出端的 100nF 拆了，振荡立刻消失。这个时候我才确定，主犯就是输出端那个看起来人畜无害的电容。

当时的补救方案是加 Riso。我算了一下：运放输出阻抗在高频区域大概 70Ω 左右，100nF 的极点大约在 22kHz，这已经严重低于单位增益频率，相位裕度完全崩了。我直接串了一个 33Ω 的电阻，振荡消失了。但新的问题来了——这个阻值下，ADC 采样电容充电的建立时间变长，24bit ADC 的采样精度不达标。最后我调整思路：把 Riso 降到 15Ω，同时在反馈回路上加了一个 15pF 的 C0G 电容，再实测阶跃响应。相位裕度估算在 50 度左右，ADC 采样精度也恢复了。

这次经历让我养成了一个习惯：凡是运放输出端要接大电容的电路，在设计阶段就把 Riso 和 Cf 的补偿位留好，哪怕原理图上暂时不焊，PCB 上也一定预留 0603 封装的位置。后面调试遇到问题，插上电阻电容就能解决，不用重新改版。这是我能给硬件同行最实在的一条建议。

另外当时还踩了一个附加的坑：我一开始用了一个很长的示波器地线夹子，看到的振荡频率是 8MHz，但换用短接地弹簧之后，波形上真正的主导振荡变成了约 2.3MHz 的一个低频分量。虽然两者都是真实存在的，但 8MHz 那个被探头放大了，导致我一开始的排查方向偏到了电源上。这个测量环节的教训，比电路本身更值得记。

6. 选型和设计余量：怎么让电路一次到位

6.1 单位增益稳定运放怎么挑

如果你的应用场景明确要求用跟随器做缓冲，选型时一定要做两件事：看数据手册里是否写明“Unity-Gain Stable”，以及容性负载的驱动能力规格。很多运放的数据手册会给出“Capacitive Load Drive”曲线，告诉你输出端能承受多大的电容而不会振荡。这个参数不是每个厂商都标注得很清楚，但如果有，尽量选一个大一点的值，给自己留余量。

对于那些注明“稳定增益必须 ≥ 5”或“Minimum Stable Gain: 5V/V”的运放，拿来接跟随器几乎必然振荡，除非你用第 3.3 节的方法人为抬高噪声增益。这里容易踩的坑是把“单位增益稳定”理解成“永远不会振荡”。单位增益稳定只代表在理想条件下、没有寄生参数的情况下反馈系数为 1 时还能稳定，并不保证你接了大电容、电源去耦又差的时候还稳。选型只是第一步，外部补偿和布局才是真正决定成败的。

同一颗运放在不同供电电压下的相位裕度也有差异。低压供电时，运放输出级摆幅受限，偏置点可能偏移，相位裕度会比高压时更差。我建议有条件的话尽量用略高一点的供电电压，或者在最低工作电压下做一次完整的稳定性测试。

6.2 GBW、SR到底是干嘛的，预留多少合适

增益带宽积 GBW，决定了一个运放能处理的最高频率。对于跟随器，因为闭环增益是 1，-3dB 带宽基本就等于 GBW。但 GBW 高不等于适合做跟随器——相反，GBW 越高的运放，越容易在寄生参数下振荡，因为它们对相位裕度更敏感。我的经验是：跟随电路的需求带宽不要超过 GBW 的三分之一到五分之一，这样能保证环路在带宽之外还有足够的衰减空间，不会因为高频增益过高而引发问题。

压摆率 SR 决定了大信号的转换速度，和稳定性没有直接关系，但它会在阶跃响应测试时干扰你的判断。大信号方波输入下，如果 SR 不够，输出边沿会变成倾斜的斜坡，这看起来就像过冲或振铃，实际上只是压摆限制。所以在做稳定性评估时，我会故意用小信号阶跃，避开 SR 的影响。

有朋友问过我怎么给 SR 留余量，我的习惯是先估算负载需要的最快边沿率：所需 SR = 2π × fmax × Vpeak。如果信号最高频率是 100kHz，峰值为 2V，那需要约 1.26V/μs 的 SR。选型时在这个数值上留 3 倍以上的余量就够用，因为 SR 太高往往意味着更高的输入偏置电流或更大的功耗，这在精密度要求高的场合不划算。

6.3 配套工艺：从原理图开始避免隐患

最后讲几个原理图和 PCB 阶段就能做好的配套措施，这些能帮你省掉很多调试时间：

运放电源引脚附近，100nF 和 1uF 去耦电容各一个，尽量靠近引脚，走线短粗直接到底层地平面。有空间的话再加一个 10uF 的钽电容或陶瓷电容做低频储备。
跟随器的反馈线（输出到反相输入）在 PCB 上要短而直接，中间不要穿过多余的过孔，避免在反馈环路上引入额外寄生。
输入信号走线远离输出走线，尤其是在芯片内部没有良好隔离的低成本运放上，输入输出间的耦合电容是振荡的高发原因。
如果电路是两层板、没有完整地平面，就要特别注意回流路径。信号走线下方要保留连续的地平面回流通道，不要跨过分割槽。
预留补偿位。Riso、Cf 都预留 0603 的封装位，实际值可以先不焊。我在前面讲过的真切教训——等发现问题再改板，费钱费时间，留个补偿位就半小时的事。
如果是双运放或四运放封装，多出来的运放通道不能悬空，要接成跟随器并接地，或者至少把输入偏置到一个合理的共模电压上，避免悬空输入导致输出状态不定，反过来干扰正在工作的通道。

还有一个细节，很多低成本运放的输出级在驱动较大电流时，其内部会产生轻微的“开关”行为，表现为输出波形上的微小毛刺。这种毛刺如果被反馈网络耦合回输入端，也可能诱发振荡。遇到这种情况，可以在电源引脚到地之间额外加一个小容量的低 ESL 电容（比如 1nF 或 470pF 的 C0G），它能吸收掉高频跳变能量。

7. 还需要防的几个奇怪问题

有些跟随器振荡的案例，怎么排查都找不到外部元件的毛病，最后发现祸根在环境和工作条件。这里把我见过的几种“离奇”现象列一下：

温度变化惹的祸。运放的内部极点频率会随温度漂移，本来在 25℃ 下稳定的电路，到了 85℃ 就开始自激。所以高低温测试时，振荡电路是最容易现原形的。碰到这种情况，别怀疑是补偿失效，把相位裕度再调高一点（比如从 45 度提到 60 度）就稳了。
多路输出之间的串扰。如果你用的是双运放，两个通道各自做跟随，输出走线在 PCB 上并行走很长距离，就可能通过寄生电容互相耦合，形成某种“不稳定的互锁”。这个在耳机放大器之类用小封装双运放的电路里很常见。解法是拉开两路走线间距，中间加地线隔离。
供电序的问题。上电瞬间，如果电源电压建立速度太慢，运放可能在一段时间内处于不正常的偏置状态，输出会有瞬态振荡。这种振荡通常在几十毫秒内消失，但如果后级电路对这段时间的噪声敏感，还是要做额外的软启动或输出钳位。

我再分享一个判断的小技巧：如果振荡频率很高（接近运放的 GBW），多半是反馈路径或寄生电容的问题；如果振荡频率很低（几十 kHz 级别），大概率是输出容性负载和电源回路的问题。根据频率可以把排查方向缩小很多，这个经验对快速定位非常有用。

最后再提一嘴，有人问过“两级运放可以先同相放大再反相放大吗”——可以，但要注意信号极性和相位关系。两级之间如果有交流耦合，每一级的失调、偏置电流都不叠加在一起，反而要特别注意级间阻抗匹配和相位裕度分配。每级留足裕度，不要让第一级输出直接驱动第二级的输入端大电容，否则第一级可能会振荡，反过来影响第二级。