FPGA+ARM异构FOC电机控制方案设计与调试实践

前阵子我把一台 48V/500W 的永磁同步电机控制程序从单核 MCU 搬到了 SoC FPGA 上，ARM 侧跑应用逻辑，FPGA 侧跑 FOC（磁场定向控制）的核心环路。折腾了大概两周，最大的感受是：FPGA+ARM 的 FOC 电机控制方案设计，真正稀缺的不是怎么把代码写进 FPGA，而是知道什么该放进硬件逻辑、什么该留给软件，以及两个处理器之间用多快的节奏、多稳的通道交换数据。

这篇文章把整个方案的选型思路、模块划分、关键接口和调试过程完整记录下来。如果你正准备做类似的伺服控制、机器人关节电机、或高开关频率的永磁同步电机驱动，这篇会比较有参考价值。我不会只贴一堆 RTL 代码，还会解释每一步为什么这样设计，以及调试中遇到的那些“看起来玄学、其实是时序问题”的坑。

1. 从单核到异构：旧方案卡在哪里，新方案怎么绕开

1.1 传统 FOC 实现方式的瓶颈在哪里

FOC 的电流环本质上是一个定时闭环：ADC 采样三相电流，做坐标变换，经过 PI 调节器，再通过 SVPWM 更新占空比，整个过程必须在一个固定的控制周期内完成。以前用单核 MCU 跑这套逻辑时，我习惯把开关频率设在 20kHz，也就是每 50μs 要中断一次。表面上看 50μs 不算短，但两个电流环、坐标变换和 SVPWM 算下来，ISR 里的代码经常跑到 30μs 以上。

真正的问题是，MCU 不只有电流环这一件事要处理。通信、按键扫描、故障显示、上位机命令解析、速度环和位置环，全挤在同一个核心里。某个通信中断优先级设得偏高，电流环就可能被挤掉几个周期；或者由于 cache 命中率、分支预测、中断嵌套的差异，每次控制周期的时间抖动越来越大。电流环对这种不确定延迟非常敏感，延迟和抖动最终都会转化为电流相位滞后、转矩脉动和电机噪音。

多电机扩展更是麻烦。一个单核要同时跑两个电机的 FOC，电流环执行窗口直接翻倍，要么把开关频率往下降，要么把电流环频率往下降，结果都是牺牲控制性能。我试过在同一个 MCU 上跑双电机，开关频率降到 8kHz 才勉强不丢中断，但电机的高频啸叫和电流纹波明显变差。

1.2 为什么选择 FPGA+ARM 而不是只选其中一边

只选 FPGA 当然可以做电机控制，而且实时性极强。但速度环、位置环、运动曲线、通信协议、故障状态机这些逻辑如果全部写进 FPGA，每次改策略都要重新综合布线，调试周期会拖得很难受。尤其到了项目后期，客户改一个加减速曲线或者通信报文格式，RTL 版本就得跟着变，代价太高。

只选 ARM 又回到上面说的瓶颈。高开关频率和多电机场景下，单核的实时性天花板非常明显。

FPGA+ARM 的思路是把时间敏感型和逻辑复杂型任务分开：电流环这种“每 50μs 重复一次、路径基本固定、需要硬实时”的算法放进 FPGA，用并行流水线保证周期严格执行；速度环、位置环、状态机、通信这种“更新率低、策略多变、需要灵活调整”的部分放进 ARM，用软件逻辑迭代。打个不太恰当的比方：FPGA 是固定的流水线工人，每个工序节拍完全一致；ARM 是现场调度员，负责看全局、改流程、应对突发情况。

我用的是 SoC FPGA，ARM Cortex-A9 内核和 FPGA 逻辑集成在同一颗芯片里，PL 与 PS 之间走内部总线，通信延迟低，板上面积也省。如果你项目里已经有成熟的 ARM MCU，用独立 FPGA+MCU 双芯片也能做，只是数据通路要用 SPI、并行总线或者 FSMC，延迟和带宽会比 SoC 方案差一些。选型上我不多展开，直接给一张对比表：

2. 环路任务拆分：哪部分进 FPGA，哪部分留给 ARM

2.1 从电流环带宽说起：为什么它必须待在 FPGA 里

FOC 常用的三环结构是：电流环在最内层，速度环在中间，位置环在最外层。内环必须比外环快很多，否则外环的输出变化时，内环还没来得及跟上，整个系统就会表现出明显的滞后和振荡。电流环通常要和 PWM 开关频率保持一致，也就是每个 PWM 周期都执行一次电流环更新，20kHz 是非常常见的配置。

如果还要进一步降低电流纹波，把开关频率提升到 50kHz、甚至 100kHz，单核 MCU 基本就到极限了，因为控制周期只有 20μs 甚至 10μs，中断里根本塞不下全套 FOC 计算。FPGA 这边就不一样，电流采样、Clarke 变换、Park 变换、两个 PI、反 Park、SVPWM，这些全部可以设计成组合逻辑加多级流水线，每个周期固定若干时钟完成。

举个实际数字：PWM 计数中点触发 ADC 采样，采样完成信号到达 FPGA 后，硬件逻辑开始执行从 ADC 数据读取到最终占空比更新，整个过程大约 1~2μs。剩下的周期时间全部留给 PWM 计数和死区。相比之下，MCU 方案里就算一切顺利，从读取 ADC 到更新 PWM 寄存器也常常需要 5~10μs，而且这段时长还不稳定。电流环的核心不是“能不能算完”，而是“能不能在确定的时间内算完”，这句话值得反复强调。

2.2 速度环、位置环和状态机留在 ARM 的原因

速度环更新率通常 1kHz~10kHz，比电流环低一个数量级，对实时性的要求没那么苛刻。更重要的是，速度环逻辑经常会变：要加前馈、要改滤波系数、要在不同速度段切换比例积分参数、要处理限幅和防超调。这些策略放在 ARM 里，改一行代码、重新编译下载就能验证，效率比改 Verilog 高太多。

位置环和运动曲线也一样。S 曲线加减速、梯形速度规划、圆弧插补、电子齿轮，这些算法在 ARM 上用 C 实现非常顺手。真把它们写进 FPGA，光是修改查表数据和插值算法就够折腾一星期。一个合理的设计原则是：凡是“每个控制周期路径固定”的运算进 FPGA，凡是“需要根据状态和指令灵活决策”的逻辑留在 ARM。

我实际的项目划分如下表：

3. FPGA 侧关键模块：从 ADC 采样到 SVPWM 的流水线设计

3.1 采样同步、编码器接口和 PWM 保护

FPGA 侧第一个要重视的是采样时序。三相电流一般通过差分 ADC 读取，数字接口多是 SPI 或并行接口。我习惯用 SPI 接口的 SAR 型 ADC，采样启动信号由 PWM 定时器在计数中点产生。为什么必须是中点？因为开关管在 PWM 边沿切换时，母线电压会剧烈瞬态，电流采样如果落在开关沿附近，读到的值会混入大量毛刺。中心对齐模式下，PWM 在上下计数到中点附近的开关状态相对稳定，此时触发采样，信噪比最好。

编码器接口也放在 FPGA 里。增量式编码器是 ABZ 三路正交信号，FPGA 用硬件计数器做四倍频解码，精度和实时性都比 MCU 的外部中断捕获高一个数量级。如果用绝对式磁编码器，通常走 SPI 或异步串行协议，数据读取时序非常苛刻，用状态机固定读取周期，比在 ARM 里用软件模拟可靠得多。

PWM 模块本身要包含死区插入。三相互补的 PWM 输出，上下桥臂必须有一段死区时间，防止直通。FPGA 里做死区插入非常简单，就是一组移位计数器，但死区时间不要乱设，要根据功率管的关断特性来定，太大了会造成电流畸变，太小了有炸管风险。另外，过流保护必须走硬件通道，比较器输出直接触发 PWM 封锁引脚，不经过 FPGA 内部逻辑判断，更不经过 ARM。这条路径的延迟是纳秒级的，软件再快也来不及。

3.2 电流环 PI 与 SVPWM 的硬件实现方式

FPGA 里做电流环，本质上就是把连续算法改成离散流水线。Clarke 变换和 Park 变换都是乘加运算，非常适合并行执行。用 DSP Slice 做乘法，用寄存器组做流水线打拍，每个运算级分配固定时钟周期，不依赖数据值，这样最终延迟就是确定的。

两个 PI 调节器是典型的反馈结构，包含比例项、积分项和输出限幅。FPGA 实现时要注意三点：第一，所有运算用定点数表示，我习惯用 Q15 或 Q24 格式，把电流、电压、角度统一量化；第二，积分器必须有抗饱和处理，当输出限幅生效时停止积分累加，否则退出饱和会很慢，甚至出现持续振荡；第三，PI 的输出要做带符号的饱和钳位，不能依赖自然溢出回绕。

SVPWM 部分常见的是七段式算法：根据参考电压矢量所在的扇区，计算两个相邻基础矢量的作用时间 T1、T2，再分配零矢量时间。FPGA 实现和软件思路一样，只是用硬件算扇区判定、查表、乘加。下面是一段简化的 Verilog 风格示意，主要展示数据流框架，不是完整工程代码：

// 简化示意：SVPWM 扇区判定与作用时间计算 always @(posedge clk) begin if (vdc_inv_valid) begin v_alpha_q <= v_alpha * vdc_inv; // 按母线电压归一化 v_beta_q <= v_beta * vdc_inv; end end // 扇区判断，参考常规 SVPWM 算法 wire [2:0] sector = compute_sector(v_alpha_q, v_beta_q); // 根据扇区查表并计算相邻矢量作用时间 always @(posedge clk) begin case (sector) 3'd1: begin t1 <= cap_x; t2 <= cap_y; end 3'd2: begin t1 <= cap_y; t2 <= -cap_x; end // ... 其他扇区 endcase end

这只是示意，真正的实现里还需要考虑寄存器延迟、乘法器级数、复位时序、跨时钟域打拍。核心原则是每一个运算级占用的周期固定，让整个流水线像链条一样同步推进，而不是像 CPU 一样“用多少时间算多少时间”。硬件算法的时序设计一旦确定，电流环延迟就是可精确计算的常数，这对后面我做带宽估算非常有帮助。

3.3 FPGA 与 ARM 之间的双口 RAM 和中断机制

FPGA 和 ARM 之间的数据交换，我强烈推荐双口 RAM，而不是每个变量各走一条寄存器通路。寄存器通路简单，但数量一多，地址映射和读写同步很容易出问题。用一段共享 RAM，把所有环路数据放进结构体，两边统一地址映射，管理起来非常清晰。

数据一致性是这里的关键问题。ARM 读取共享 RAM 时，如果 FPGA 刚好在写同一批变量，就可能读到“半新半旧”的数据，比如新角度配上了旧电流。我用的是乒乓缓冲：RAM 分成 A、B 两块，每个电流环周期 FPGA 写其中一块，写完翻转标志，触发一次 ARM 中断；ARM 在中断服务程序里快速复制当前块数据到本地变量，然后翻转应答标志，FPGA 后续周期写入另一块。这样 ARM 每次拿到的都是完整的、上一次控制周期的快照。

中断服务程序里切记只做“搬运数据”这件事。把数据从 RAM 拷贝到局部变量的时间很短，控制计算、状态机切换、通信处理全部放主循环或任务里，否则中断占用太长，反过来又影响 ARM 侧速度环的定时精度。这个道理和 MCU 工程里“ISR 要短”是完全一致的。

4. ARM 侧运动控制逻辑：状态机、速度估算和调试通道

4.1 运行状态机与故障分级处理

ARM 侧最基础的是电机运行状态机。我习惯把状态划分为 INIT、STANDBY、STARTING、CLOSED_LOOP、FAULT、STOP 这几个。INIT 阶段做硬件自检、参数加载；STANDBY 阶段等待使能命令；STARTING 阶段做开环强拉或位置估算，为闭环创造条件；CLOSED_LOOP 阶段进入正常的电流、速度、位置三环控制；FAULT 阶段做故障处理，然后根据故障类型决定是恢复还是保持在停机状态。

故障处理一定要分级。一级故障是硬件过流、母线过压、驱动板过热这类，直接封锁 PWM，FPGA 硬件通道同时动作，不能依赖软件；二级故障是通信超时、速度超限这类，软件先做限流或减速，观察状态能不能恢复；三级故障是温度偏高、母线电压偏低这类，只报警，继续运行但限制出力。分级的好处是避免一有风吹草动就急停，重点设备急停次数太多反而不稳定。

状态机代码没有特别需要贴出来的，但有一个建议：状态切换必须记录原因和时间戳。否则电机莫名其妙停机时，你连是被谁、因为什么、在哪一毫秒停的都不知道，排查问题会非常痛苦。

4.2 速度环和位置环的实现与时序约束

速度环更新率我设在 5kHz，和电流环的 20kHz 正好满足内环至少是外环 3 到 5 倍的原则。速度反馈来自编码器信号，增量式编码器在 FPGA 里已经有四倍频计数器，ARM 侧每 200μs 读一次计数值，差分得到速度。低速时可以用 T 法测脉宽，高速时用 M 法计数，两者拼接使用，避免低速速度噪声太大。

速度环 PI 输出作为 q 轴电流参考，必须做限幅，限幅值根据电机额定电流和驱动器散热能力来定。我见过很多人在这一步直接把速度环输出不加限幅地塞给电流环，结果启动瞬间电流直接顶到饱和，驱动器过流报警。位置环我常用 P 控制加前馈，输出作为速度参考，同样需要限幅，这样处理之后整个系统是一层套一层的饱和限制关系，任何一个环都不会出现不可控的输出。

ARM 侧时序上还要注意一点：不要用 FPGA 的中断去直接跑速度环计算。看起来方便，但中断里如果还有其他逻辑，速度环周期就容易被拖乱。我是在 ARM 上开一个固定的定时器中断，5kHz 触发，优先级设为中高；定时器中断里只做一小段状态采集，速度环主计算放在主循环中基于采样数据进行。这样即使临时有通信任务，也不会过度影响速度环的节拍。

4.3 调试通道与在线调参设计

一个伺服系统不可能一次调好，所以从第一天就要把调试通道设计进去。我用的是一条 UART 私有协议，帧格式固定为 1 字节命令字、若干字节数据、2 字节 CRC16，ARM 侧解析后执行寄存器读写。所有 PI 参数、限幅值、滤波系数、编码器偏移量都映射成可读写的寄存器，支持运行中在线修改，修改结果实时写入 Flash，掉电不丢失。

调试时我最常用的是“数据回放”功能：FPGA 侧把 id、iq、vd、vq、角度、速度这些高频变量持续写入一段环形缓冲，环形缓冲写满后停止；ARM 通过命令触发 FPGA 把缓冲内容上传。这样一旦系统异常，就能把异常发生前后几十毫秒的波形全部捞出来，分析问题会比只看实时示波器高效得多。很多问题在实时监视界面上稍纵即逝，但回放波形能看清完整链条。

5. 参数辨识与环路整定：从空转开始一步步调稳

5.1 电机基本参数的实测辨识

电机铭牌参数只是粗略值，真正调试前必须实测几个关键参数：定子电阻 Rs、定子电感 Ls、反电动势常数 Ke、编码器零位偏移。我用过一台额定 10A 的电机，铭牌标称电感 0.4mH，实测出来是 0.28mH，差别很大，直接拿铭牌参数整定 PI，效果很差。

定子电阻辨识最简单：让电机静止，q 轴电流保持 0，d 轴给一个已知小电压，等电流稳定后用电压除以电流。注意死区效应会产生非线性误差，最好给多个电压点，画电压-电流曲线求斜率，而不是只取单点。

定子电感辨识我用注入法。在 d 轴叠加一个高频小信号电压，检测对应频率下电流的幅值和相位，用阻抗模型估算感抗，再减去电阻影响得到 Ls。频率选得比电流环带宽低一些，但又高于电机本身的机械运动频段，这样电感辨识结果更接近运行工况。

Ke 辨识要在电机转起来之后做。用外力拖动电机到某转速，测线电压反电动势峰值，除以电角速度。如果外力拖动不方便，也可以让电机空载匀速旋转，记录 q 轴电压近似估算。下表是一次实测示例：

5.2 电流环 PI 的整定方法

电流环 PI 是 FOC 调参的基础，电流环调不稳，速度环和位置环再改也没用。对于表贴式永磁同步电机，d 轴和 q 轴电感接近，可以统一整定。我用的是带宽法初始值，再结合阶跃微调。

连续域近似下，把 PI 零点和电机电气极点对消：

Kp = ωc × Ls，Ki = ωc × Rs

其中 ωc 是期望的电流环带宽角频率。假设开关频率 20kHz，取电流环带宽 2kHz，则 ωc = 2π × 2000 ≈ 12566 rad/s。带入实测参数 Ls=0.31mH、Rs=0.12Ω，得到：

Kp = 12566 × 0.00031 ≈ 3.9 V/A，Ki = 12566 × 0.12 ≈ 1508 V/(A·s)

这是很合理的初始值，但千万不要直接用它上机。我先用较小的 Kp（比如 60% 计算值），Ki 也保守一点，先观察 d 轴电流阶跃响应，确认波形稳定后再逐步增大。电流环 PI 的离散实现我用增量式，结构如下：

// 电流环 PI 增量式示意，周期 T = 1 / 20kHz float pi_update(float err, float kp, float ki, float *integral, float *prev_err) { float inc = kp * err + ki * T * err; // 这里上式可改为增量/位置式两种 // 实际工程通常直接累加积分项并限幅 *integral += ki * T * err; *integral = clamp(*integral, -limit, limit); float out = kp * err + *integral; return out; }

真正整定的时候，我会给 d 轴电流一个 2A 的阶跃参考，观察实际电流的上升时间和超调。上升时间太快但超调明显，说明 Kp 偏大；上升太慢说明带宽不够，需要继续加 Kp。Ki 的作用是消除稳态误差，但 Ki 太大会造成低频振荡。一个经验做法是：先固定 Ki 为计算值的一半，只调 Kp，等阶跃基本无超调后再慢慢加 Ki。

5.3 系统调试的顺序和评估方法

整套系统的调试顺序有讲究，我踩过“直接上闭环然后炸波形”的坑之后，总结了一套流程。第一步，先做开环验证，FPGA 输出一个固定占空比，确认三相 PWM 波形、死区时间、相序、电流采样极性全部正确。第二步，在不接电机的情况下给电流环一个很小的 d 轴参考，确认 FPGA 闭环路径能正常工作。第三步，接电机，先用 I/F 强拉方式让电机转起来，验证角度反馈和磁场方向是否对齐。第四步，切到电流环闭环，做 d 轴阶跃测试。第五步，再加速度环。第六步，最后加位置环和运动轨迹。

每个环节都要量化评估。我习惯记录三组数据：电流环阶跃响应的上升时间、超调量、稳态误差；速度环阶跃的速度超调、恢复时间；位置环跟踪误差的峰值。这些数据是衡量“调好了没有”的硬指标，不能只凭耳朵听噪音和手摸温度来判断。

6. 工程调试中踩过的坑与排查过程

6.1 电流采样毛刺：一个让 id/iq 波形抖到怀疑人生的细节

第一次把系统切到电流环闭环时，id 和 iq 波形高频抖动，电机发出“嘶嘶”的啸叫声，示波器上看电流波形有一堆尖刺。我一开始怀疑是 PI 参数不合适，反复调 Kp、Ki，改变频滤波，都没根治。

后来用逻辑分析仪把采样触发信号和 PWM 开关信号拉到一起看，发现问题根本不在于 PI，而在于采样时刻。我把采样触发点设在了 PWM 计数比较值更新后的边沿附近，正好落在开关管切换的瞬态窗口，差分电流采样读到了开关噪声。解决办法是把采样触发点移到 PWM 中心对齐的中点，同时把 ADC 输入端的一阶 RC 滤波截止频率调到开关频率的 10 倍左右，抑制毛刺又不损失电流环带宽。调整之后，id/iq 波形干净了很多，啸叫也消失了。

这个坑给到我的教训是：FPGA 时序性能再高，如果模数边界处理不好，前面算得再快也是白搭。电流采样这种模数混合问题，必须先用示波器和逻辑分析仪确认物理时序，再回过来怀疑算法。

6.2 电角度对齐偏差：电机“转是能转，但效率差和发热明显”

还有一次是编码器零位偏移没校准好。电机能正常启动和闭环，速度也能稳住，但 q 轴电流明显偏大，电机发热比预期严重。我开始以为是机械摩擦大，后来仔细看电流波形，发现 d 轴电流给定是 0，但实际 d 轴电流有负的直流偏置，说明磁场方向没对齐。

校准方法不复杂：给一个固定电角度矢量，让电机锁到一个特定机械位置，记录此时编码器角度和命令角度的差值，这个差值就是电角度偏移。断电后重新上电校准，把偏移量写进 Flash。问题在于我一开始跳过了这一步，直接用编码器零位当作电角度零位，结果就是磁场定向不准，输出力矩有一部分被抵消，白白变成了热量。

这个偏移量在更换电机或重新安装编码器后必须重新校准。有人喜欢在每次上电时自动执行一次自校准，电机“抖一下”以内完成，也是个很实用的工程做法。

6.3 跨时钟域和中断耗时：偶发状态跳变的真正根源

项目后期出现过一种很隐蔽的故障：系统长时间运行后，偶尔一次角度读数会突然跳变几个 LSB，导致速度估算短时异常，然后电流跟着抖一下。一开始怀疑编码器线缆干扰，屏蔽也加了，滤波也加了，问题还是偶发。

排查到内部才发现，是 FPGA 内部多个时钟域之间的数据处理出了问题。编码器 SPI 读取结果进入 FPGA 后，没有做完整的跨时钟域同步，偶尔一个亚稳态会导致采样值跳变。解决方式是所有跨时钟域信号都经过两级同步器，或者用异步 FIFO 交换数据。保证每个时钟域交接处都有明确的同步机制，这类“偶发问题”才算根治。

ARM 侧也有一类类似问题：FPGA 中断触发后，ISR 里如果做了太多浮点运算或者协议处理，会导致速度环的采样时间点偶尔被挤掉几个微秒。轻则速度有微小波动，重则速度环控制周期不稳。我的做法是 ISR 里只做寄存器读取和快照复制，PI 计算放到主循环的执行队列里，配合固定周期定时器驱动，问题很快就消失了。中断服务程序真的只做“服务”，不做“计算”，这个原则在异构系统中同样成立。

调整个系统下来，我最大的体会是：FPGA 的实时性再强，也救不了一个设计错误的控制逻辑；ARM 的软件灵活性再高，也扛不住内部时序的持续抖动。方案设计的核心不是选芯片，而是把时间敏感的基础环节和策略复杂的上层逻辑稳定拆开，让每一侧都待在自己最擅长的地方。如果你也想做类似架构，建议从参数辨识和开环验证开始，一步步推进，把每一步的波形和数据留下记录，调试就不会变成碰运气。