FMC采集卡 LTC2123 250M 14bit双通道ADC & 500M DAC FMC采集卡原理图&PCB&代码 可直接制板 JESD204B源码 高速ADC 已上板验证
FMC采集卡在高速数据采集领域一直是个热门玩具，今天聊的这款基于LTC2123的方案算是挺有意思的实战案例。这玩意儿用了双通道250M采样率的14bit ADC，配上500M DAC，玩信号处理的基本够折腾了。先说硬件设计，PCB上最显眼的就是那两颗LTC2123，周围密密麻麻的退耦电容跟不要钱似的——毕竟14bit精度摆在那儿，电源完整性不搞好分分钟给你表演噪声杂技。
原理图里有个细节挺有意思：ADC的模拟输入走线在PCB上故意绕了个S型。别以为这是画图手抖，实测发现这种蛇形走线能有效平衡差分信号的相位差。不过千万别自己随便加长度，得按ADS里仿真的电长度来搞。代码部分其实没想象中复杂，JESD204B的IP核直接怼上FPGA，重点在链路同步那部分：
jesd204b_rx #( .LANES(2), .CONVERTER_RESOLUTION(14), .BITS_PER_SAMPLE(16) ) rx_core ( .sync_req(sync_pulse), .frame_data({adc1_data, adc0_data}), .dev_clk(dev_clk) );这个配置直接把两个ADC通道的数据拼成32bit总线，注意这里BITSPERSAMPLE设16是为了对齐字节边界。上电后最刺激的是看示波器上的SYNC信号，正常情况应该是个周期性的窄脉冲。要是看到持续低电平，八成是时钟没锁住或者SerDes的PLL没配置对。
说到DAC部分，500M的更新率不是闹着玩的。有个坑得提醒：DAC3482的LVDS接口必须用FPGA的OSERDES模块做8:1串化，直接用普通IO铁定跟不上。有个取巧的办法是在PCB上把数据线和时钟线长度匹配控制在5mil以内，实测能省不少时序收敛的麻烦。
验证时拿信号源灌个70MHz正弦波，抓到的频谱里二次谐波居然比理论值低了3dB——后来发现是ADC的输入缓冲器偏置电压没调准。改了下配置寄存器的这个字段立马见效：
// LTC2123配置片段 write_adc_reg(0x0A, 0x1D); // 输入缓冲偏置校准 write_adc_reg(0x1F, 0x03); // 开启内部共模校准这板子最爽的是直接支持FMC的VITA57.1标准，插上Xilinx的KCU105开发板就能跑。不过要注意FMC连接器的电源引脚得加强，特别是3.3V模拟供电那几路，官方推荐至少铺80mil的电源铜皮。最后丢个实测数据：双通道同时采样时系统功耗稳定在11W左右，散热片摸上去刚好不烫手，算是把性能和功耗玩到平衡点了。
