18位Sigma-Delta DAC系统级设计：过采样噪声整形与指标分解

简介：《18bits Sigma-Delta DAC的设计》是一份面向微电子、电子工程研发人员及高年级学习者的硕士学位论文PDF，围绕高精度、大带宽数模转换需求，梳理Sigma-Delta DAC的发展脉络与系统实现路径。全文从工作原理与模块划分入手，结合MATLAB行为级仿真确定架构，重点讨论一位量化五阶全前馈调制器、128倍过采样率、三级数字FIR插值滤波以及六阶贝赛尔模拟低通滤波器的设计取舍。电路基于GF 0.35μm CMOS工艺，涵盖逻辑综合、自动布局布线、模拟开关电容电路、基准与运放等模块，并给出整体仿真结果：输入-6dB时信噪比达98.26dB。资源包仅含1个PDF文件，大小3.03MB，便于集中阅读与归档；已有108人学习下载，适合作为DAC架构论证、指标分解和版图实现的学习参考。

1. 从 18 位精度倒推：为什么这套 18bits Sigma-Delta DAC 把战场放在数字侧

做高精度数模转换，最常见的误判是以为精度靠器件匹配堆出来。18bits Sigma-Delta DAC 这套方案的起点恰好相反：把精度压力从模拟侧整体搬到数字侧。传统 Nyquist 采样 DAC 要 18 位，电阻或电容阵列的匹配误差得压到 2⁻¹⁸ 量级，工艺上几乎没法量产；而用过采样技术加噪声整形，一位量化加五阶整形就能把带内量化噪声压到远低于 100dB 的水平，模拟侧只剩一个一位 D/A 和一个低通滤波器。这套方案适合正在做数模混合方向毕设或课设的人，也适合要交一份「系统级—RTL 级—电路级—版图级」完整交付物的从业者，因为它把四段工作拆得边界清晰，每段都有独立的验收依据。

2. 系统级架构：四段链路如何把 100kHz 带宽和 18 位精度拆开

系统级设计的产出不是一张漂亮的结构图，而是一组能被下游直接拿去实现和测试的数字：每一级的输入输出速率、每一级的信噪比贡献、每个模块的阶数和类型。这一章把这组数字定下来，后面三章的电路与代码才有依据。

2.1 四段链路的职责边界与速率传递

一条完整的 Sigma-Delta DAC 链路是：数字插值滤波器 → 数字 Sigma-Delta 调制器 → 一位 D/A → 模拟低通滤波器。输入是 18 位、采样率 fN 的数字码流，fN 由信号带宽决定，100kHz 带宽对应 200kHz 的 Nyquist 采样率；插值滤波器把 200kHz 提到 25.6MHz，倍数正好是 128；调制器在这个 25.6MHz 上把量化噪声从低频推向高频；一位 D/A 把这串 0/1 变成 ±Vref 的模拟电平；模拟低通把 100kHz 以外的整形噪声滤掉，输出连续的模拟波形。

四段的职责边界很关键，因为它们决定了「谁对什么指标负责」。插值滤波器只对镜像抑制和通带平坦度负责，不改善信噪比；调制器只对带内量化噪声整形负责，不负责模拟电平的精度；一位 D/A 只对电平摆幅和线性度负责，而一位量化天然是线性的，不存在多位数模转换那种失配问题；模拟低通只对带外抑制和群时延负责。把这条责任链写进设计文档第一页，后面任何一个指标不达标，都能一眼定位到是哪一段的问题。

这套方案还有一个容易被忽略的定位：它属于「almost」数字实现方式，也就是整颗芯片的主要功能由数字部分承担，模拟部分只保留结构简单、性能要求低的单元。这样做的代价是对数字时钟频率和插值滤波器资源的要求变高，收益是整颗芯片更容易随工艺一起缩小。

2.2 过采样率定档：128 倍是怎么算出来的

过采样率不是拍脑袋取的，它由「要达到多少带内信噪比」反推。理想情况下，L 阶噪声整形、OSR 倍过采样、N 位量化的带内信噪比可以严格积分出来，下面这段脚本把 L=1 到 L=5 的理论值一次算完，用的是最朴素的 |NTF|² = |1−z⁻¹|^(2L) 近似。

import numpy as np def snr_theory(order, osr, nbit=1): """理想 L 阶噪声整形、nbit 位量化、osr 倍过采样时的带内信噪比(dB) 量化步长按满幅范围 2(-1~+1) 切分，噪声功率 Δ²/12 经 |1-z^-1|^(2L) 整形 """ delta = 2.0 / (2 ** nbit - 1) # 一位量化时 Δ=2 amp = (2 ** nbit - 1) * delta / 2 # 满幅正弦幅度 ps = amp ** 2 / 2 # 满幅正弦功率 # 整形后落在 0~fs/(2*osr) 带内的噪声功率 q_in = delta**2 / 12 * np.pi**(2*order) / ((2*order + 1) * osr**(2*order + 1)) return 10 * np.log10(ps / q_in) for L in (1, 2, 3, 4, 5): print(f"L={L} OSR=128 理论 SNR = {snr_theory(L, 128):6.1f} dB")

跑出来的结果是一条很陡的曲线：一阶只有 59.8dB，二阶 94.2dB，三阶 127.9dB，五阶已经到 194dB。这张表解释了两件事。第一，一阶和二阶根本不够用，100kHz 带宽下要做到 100dB 以上，三阶是理论下限；第二，从三阶到五阶，理论值涨了约 66dB，但实际电路的瓶颈根本不在这里，所以选五阶并不是为了那多出来的 66dB，而是为了留出足够的余量去吸收模拟侧的非理想因素。

OSR 的选法反过来看更清楚。若取 OSR=64，五阶理论值仍有一百七十多分贝，但插值滤波器的过渡带会被压缩一半，模拟低通的截止频率也要跟着降到 3.2MHz 附近，滤波器的阶数反而要加。若取 OSR=256，时钟要到 51.2MHz，0.35μm 工艺下开关电容电路的建立时间会很紧张，功耗也翻倍。128 倍是这套方案里时钟频率、滤波器复杂度和功耗三者比较舒服的交叉点，25.6MHz 的时钟周期约 39ns，对 0.35μm 的数字综合和开关电容建立都留有余量。

提示：理论 SNR 曲线只能用来做阶数初选，不能当验收指标。它的作用是告诉你「量化噪声已经不是瓶颈了」，接下来的设计重点应该转向时钟抖动、运放有限增益和基准噪声。

2.3 MATLAB 行为级建模：先跑通再画电路

行为级建模的作用不是交一份仿真报告，而是给每个模块定一个「容忍度」。这套方案的建模顺序通常是：先搭理想模型确认 194dB 的理论值能复现，然后逐个注入非理想因素，观察信噪比掉多少，最后把掉得最狠的那几项反推成电路指标。这个流程能避免一种很典型的翻车——电路全部画完才发现某一项非理想是致命的。

非理想因素一般按下面这个预算表分配，每一项的上限都是「单独存在时让 SNR 下降不超过 3dB」反推出来的。

我一般会在行为级模型里加一个「开关」，把每项非理想单独打开跑一次 FFT，把每次的 SNR 记在一张表里。这张表在写论文和答辩时非常有用，因为评委一定会问「你的 98.26dB 是被什么限制住的」，有这张表就能直接答出主次。

2.4 系统指标表与向下分解

系统级设计的最后一步是把指标固化成一张表，这张表要向下贯穿到 RTL 和电路。下面这组数字是整套方案的总纲。

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