本博文主要交流设计思路，在本博客已给出相关博文160多篇，希望对初学者有用。注意这里只是抛砖引玉，切莫认为参考这就可以完成商用IP设计。
FPGA IP（知识产权核）使用SystemVerilog（SV）进行验证，主要基于其在验证效率、代码复用性和工程协作方面的显著优势。本IP采用它进行验证以确保其可靠性。
这里主要对RoCE v2 高速数据传输系统进行功能仿真验证，根据设计相关特点搭建了基于 System Verilog 的仿真验证平台，结合仿真需要设计了 RoCE v2 子系统模型，以实现系统性的功能验证。
RoCE v2 高速数据传输系统对外接口包括 AXI4-Lite 接口、AXI4 接口和 QSFP 光纤接口。其中 AXI4-Lite 接口和 AXI4 接口为片内总线接口，对其接口行为的驱动和监测较为容易，可以将其总线接口信号抽象为总线事务处理。而 QSFP 接口为串行总线接口，由 CMAC 集成块驱动，其物理层仿真相对复杂，需要使用成熟的验证知识产权（Verification IP，VIP）保证仿真的效率和准确性。这类 VIP 往往价格昂贵且结构复杂。此外，Xilinx 公司推出的 CMAC 集成块上市前已经经过丰富的验证，因此在验证过程中，将 CMAC 集成块从 RoCE v2 高速数据传输系统中剥离，而只对其接口（AXI-Stream 及 Config）进行仿真验证，将在一定程度上减小验证平台的复杂度和搭建的难度。基于 SV 的验证平台的整体架构如图.1 所示。
图1 基于 SV 的验证平台的整体架构图.
验证平台由验证环境、DUT、AXI BRAM IP 和 RDMA 子系统模型组成。其中验证环境包括接口（Interface）、激励、监测、测试用例和结果分析等。DUT 为待测对象（即去掉 CMAC 集成块的 RoCE v2 高速数据传输系统）。AXI BRAM IP 用于模拟系统中的外部存储，对接 AXI4 数据总线。RDMA 子系统模型为自主设计的用于模拟RoCE v2 远程主机功能的模型。接下来将对验证环境和 RDMA 子系统模型的设计进行详细分析。
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