异或门：二进制加法的逻辑心跳
你有没有在调试一个看似简单的加法器时，发现高位结果总比预期慢一拍？或者在综合报告里看到关键路径上反复出现xor2单元，延迟占比高达63%？又或者，当你的FPGA设计在高温下开始偶发错误，时序分析却显示“所有路径都满足”，直到你翻出那张被压在项目文档最底层的工艺角报告——才发现异或门在SS（慢-慢）角下的上升沿延迟膨胀了近40%？
这些不是边缘案例。它们是每一位真正动手搭过加法器的人，在硅片与代码之间踩过的坑。而所有这些坑的底部，往往都写着同一个名字：XOR。
它不像AND那样直白地“必须同时为真”，也不像OR那样宽容地“只要一个为真”。它只说一件事：不同，才为真。就是这个看似朴素的判断，成了整个数字世界算术能力的起点。
从一张真值表开始的全部故事
我们不从定义出发，而是从一个开关、两盏灯、三根导线开始。
假设你有两路输入信号 A 和 B，控制一盏灯 Sum。你希望这盏灯亮，当且仅当 A 和 B 状态不同——A开B关，或A关B开。关灯则发生在两者一致时。你试了AND：只在都开时亮；试了OR：只要一个开就亮；试了NAND：都开才灭……最后你接上一个异或门，灯按你想要的方式呼吸了。
这就是Sum = A ⊕ B的物理直觉。
再加第三根线——来自低位的进位 Cin。现在灯要更聪明些：它得知道“有多少个1正在进来”。两个1？那本位该是0，但得向高位喊一声“我进位了”；三个1？本位是1，依然进位。你会发现，无论Cin是0还是1，Sum始终等于这三个输入中“1”的个数的奇偶性——奇数个1 → Sum=1；偶数个1 → Sum=0。
而这，正是异或门的结合律在现实中的回响：
Sum = A ⊕ B ⊕ Cin你不需要推导布尔代数，只需要数一数：
- A=1, B=0, Cin=1 → 两个1 → Sum=0
- A=1, B=1, Cin=1 → 三个1 → Sum=1
对，就是这么直接。异或不是一种运算技巧，它是对“奇偶性”的本能响应。而二进制加法的本质，恰恰就是逐位统计1的奇偶性，并把“超过容量”的部分打包传给下一位。
它为什么不能被替代？——四个不可绕过的硬约束
你可以用(A|B) & ~(A&B)实现异或，也可以用~(A^B) ^ 1（虽然这很蠢），甚至能用一堆MOS管搭出等效电路。但工程实践中，没人这么做。原因不在“能不能”，而在“值不值”和“稳不稳”。
1. 延迟不是标称值，而是上下文里的变量
CMOS异或门的典型结构是双传输门+反相器，或8T静态
