在高密度 PCB 设计中，差分对的 “密集排布” 是常态 —— 尤其是 DDR、PCIe 等高速接口，往往需要多组差分对并行走线。这时候就会出现一个问题：同层相邻差分对之间会产生阻抗耦合，耦合分为容性耦合和感性耦合，两者的平衡直接影响信号的完整性。如果容性耦合过强，会导致阻抗降低；如果感性耦合过强，会导致阻抗升高，而且两种耦合都会增加差分对之间的串扰。今天就给大家讲讲，如何平衡同层相邻差分对间的容性和感性耦合，让阻抗和信号都保持稳定。
首先要明确两个核心概念：容性耦合是指相邻差分对之间的寄生电容导致的信号耦合，电容的大小与差分对之间的间距成反比，与走线长度成正比；感性耦合是指相邻差分对之间的寄生电感导致的信号耦合，电感的大小与差分对的线宽成正比，与间距成反比。在 PCB 设计中，容性耦合和感性耦合是同时存在的，我们的目标是让两者 “相互抵消”，达到平衡状态，这样差分对之间的串扰最小，阻抗也最稳定。
先讲容性耦合和感性耦合对阻抗的影响。对于一组 100Ω 的差分对，当旁边并行排布另一组差分对时，两组之间的寄生电容会让差分对的 “有效电容” 增加，阻抗降低；而寄生电感会让差分对的 “有效电感” 增加，阻抗升高。如果容性耦合和感性耦合的强度相当，那么电容和电感的变化会相互抵消，阻抗基本保持不变；如果容性耦合强于感性耦合，阻抗就会降低；反之则升高。
那么如何判断耦合是否平衡？这里给大家一个简单的判断方法：计算耦合系数。耦合系数 K=Kc+Kl，其中 Kc 是容性耦合系数，Kl 是感性耦合系数。当 Kc≈Kl 时，耦合达到平衡；当 Kc>Kl 时，容性主导；当 Kl>Kc 时，感性主导。耦合系数可以通过阻抗仿真软件计算，也可以通过公式估算：Kc≈(C12/C0)×100%，Kl≈(L12/L0)×100%，其中 C12 是相邻差分对的互电容，C0 是差分对的自电容，L12 是互电感，L0 是自电感。
接下来讲平衡容性 / 感性耦合的三个实用方法。
第一个方法：控制相邻差分对的间距（S）与线宽（W）的比值。这是最直接有效的方法。通过大量仿真和实验，我发现当S≥5W时，容性耦合和感性耦合的强度会趋于平衡。比如差分对的线宽 W=0.2mm，那么相邻差分对的间距 S≥1.0mm，就能保证耦合平衡。为什么这个比值有效？因为当 S 增大时，C12 会减小，Kc 降低；同时 L12 也会减小，Kl 降低，但两者的降低速率不同，当 S=5W 时，Kc 和 Kl 刚好相当。很多工程师为了节省空间，会把 S 缩小到 2-3W，这时候容性耦合会明显强于感性耦合，导致阻抗降低，串扰增大。
第二个方法：调整差分对的线间距（Sd）。差分对自身的线间距也会影响耦合平衡。对于 100Ω 差分对，Sd 通常是 W 的 1.5 倍左右，当相邻差分对的耦合不平衡时，可以适当调整 Sd。比如容性耦合过强时，增大 Sd，差分对的自电容 C0 会减小，Kc=(C12/C0)×100% 会升高？不对，增大 Sd，差分对的自电容 C0 会减小，而 C12 的变化很小，所以 Kc 会升高，这反而会加剧容性耦合。所以正确的做法是：容性主导时，减小 Sd；感性主导时，增大 Sd。因为减小 Sd 会增加 C0，降低 Kc，从而平衡容性耦合。
第三个方法：插入接地隔离带。如果 PCB 空间有限，无法增大相邻差分对的间距，可以在两组差分对之间插入一条接地隔离带。隔离带的宽度最好大于 2W，并且每隔 50-100mil 打一个接地过孔，将隔离带连接到参考平面。接地隔离带的作用是：吸收相邻差分对之间的电场和磁场，降低 C12 和 L12 的数值，从而减小耦合系数。实验表明，插入接地隔离带后，耦合系数可以降低 30%-50%，而且容性和感性耦合的平衡状态会更稳定。
最后要提醒大家一个容易被忽略的点：走线长度对耦合的影响。相邻差分对的并行走线长度越长，耦合系数越大，越难平衡。所以在设计时，要尽量缩短差分对的并行长度，最好控制在 500mil 以内。如果必须长距离并行，就要结合前面的三个方法，增大间距、调整线间距或插入隔离带。
同层相邻差分对的耦合平衡，核心是让容性耦合和感性耦合相互抵消。记住三个关键词：间距比值（S≥5W）、线间距调整、接地隔离带，就能有效平衡耦合，保证阻抗稳定和信号完整性。PCB 设计就是这样，看似复杂的问题，只要抓住核心原理，就能找到最优解。
