第15章 工程实例13——基于VGA显示器的720p的广告机设计
本章导读
本章工程与第10章的电子点菜单有异曲同工之妙，只不过一个是将图像存储显示功能应用在了“点菜单”上，一个是将图像存储显示功能应用在了“广告机”上。
15.1 功能概述
本实例的基本架构和电子点菜单项目实例的基本一致。只是将电子点菜单实例中的7寸LCD换成了通用的VGA显示器（很多液晶电视基本也都支持VGA输出功能，本实例演示就用了一台电视的VGA接口进行显示）。显示的分辨率也由电子点菜单的800×480提升到了1080×720（720p）。这个实例中，不仅要实现720p图片的下载存储操作，同时要在正常工作中，循环播放预存储在NAND Flash芯片中的广告图片。整个工程实例的功能框图如图15-1所示。
NIOS II处理器通过Avalon-MM总线与系统定制外设进行数据交互，主要的外设包括一个UART外设、FLASH控制器和VGA显示驱动模块。UART控制器用于接收上位机软件发送的图片数据。
FLASH控制器实现图片数据写入和读出用于显示。VGA显示驱动模块通过DDR2控制器读取DDR2中存储的图像送往VGA显示器进行显示。
15.2 装配说明
本实例工程除了SF-VIP核心板，还需要SF-USB子板的UART串口实现图片的下载操作，以及SF-VGA子板用于驱动VGA显示器。整个系统的装配连接如图15-2所示。
15.3 Verilog代码解析
本实例有6个大模块，2个大层级。其层次结构如图15-3所示。
·vip.v是顶层模块，其下例化了5个模块，即sys_ctrl子模块、ddr2_avl_bridge.v模块、ddr_controller.v模块、lcd_driver.v模块和vip_qsys系统子模块。该模块仅仅用于子模块间的接口连接，以及连
接到FPGA外部接口的定义，该模块中未作任何的逻辑处理。
·sys_ctrl.v二级子模块中例化了PLL模块，并且对输入PLL的复位信号以及PLL锁定后的复位信号进行“异步复位，同步释放”的处理，确保系统的复位信号稳定可靠。
·vip_qsys.v模块则是Qsys系统的例化，该模块例化了一个NIOS II处理器，作为Avalon-MM总线的主机；Avalon-MM总线上可访问的从机有片内RAM、System ID、JTAG UART、LED PIO和
Timer外设。
·ddr2_avl_bridge.v模块作为连接ddr2_controller的桥接模块，用户逻辑中要写入或读出DDR2的数据都需要通过该模块例化的DDR2读数据缓存FIFO或DDR2写数据缓存FIFO实现。
·ddr2_controller.v二级子模块也是一个软核IP，实现DDR2的时序控制功能，并且通过一个简单的Avalon接口实现DDR2和FPGA逻辑之间的读写数据传输。
·lcd_driver.v二级子模块产生1280×720分辨率的VGA显示驱动逻辑。
1.ddr2_controller.v模块代码解析
略，请参考例程vip_ex2。
2.ddr_avl_bridge.v模
