从点亮第一颗LED开始：在Artix-7上亲手跑通FPGA开发全链路
你有没有试过——仿真波形完美、时序报告绿色、综合资源绰绰有余，可一接上板子，LED就是不亮？
或者，改了一行代码，重新生成比特流，下载后发现闪烁频率从1Hz变成0.3Hz，示波器上看高电平时间忽长忽短？
又或者，Vivado Hardware Manager里设备列表空空如也，“No hardware targets available”像一句无声的嘲讽？
这些不是玄学，是每个FPGA新手必经的“触电时刻”。而Artix-7 + Vivado这套组合，恰恰是最适合把这层“黑箱感”一层层剥开的起点：它足够成熟，文档齐备；它不算太贵，开发板满地都是；它不玩虚的——没有操作系统、没有驱动栈、没有中间件，只有你写的RTL、你写的约束、你连的线、你亲眼看到的光。
我们不讲大道理，就从一块Basys3（XC7A35T）或Nexys4 DDR开发板开始，用最朴素的方式，走完一次真正能落地、可复现、出结果的FPGA开发闭环。
为什么是Artix-7？为什么是Vivado？为什么非得从LED开始？
Artix-7不是性能最强的Xilinx芯片，但它是一个“刚刚好”的存在：
- 逻辑资源够用（21,860 LUT），写个UART、SPI、PWM甚至软核CPU都游刃有余；
- 功耗低（典型工作功耗＜1W），不用外接散热片，插USB线就能跑；
- 支持LVCMOS33标准IO，直接驱动LED、按键、七段数码管，无需电平转换；
- 最关键的是：它的工具链已经稳定十年以上，网上90%的教程、例程、问题解答都指向它——你踩的每一个坑，大概率前人已趟过，并留下了解法。
Vivado取代ISE不是为了炫技。它把过去需要手动拼接的流程——写代码、写约束、综合、布局布线、生成比特流、下载验证——整合成一个有状态、可回溯、能脚本化的工程系统。它不再只是“编译器”，而是一个硬件构建系统（Hardware Build System）：你改一行Verilog，它知道哪些综合网表要重跑；你动一个引脚约束，它自动检查是否冲突；你加一个IP核，它帮你连时钟、复位、总线……这种“感知式自动化”，正是现代FPGA工程效率的底层支撑。
至于LED？它不是玩具。它是你的第一个硬件传感器+执行器闭环：输入是晶振（物理时间源），处理是计数器（数字逻辑），输出是光（可被人眼直接观测的物理信号）。它强制你面对三个核心命题：
1.时间怎么来？—— 100MHz晶振如何变成人眼可辨的1Hz节拍？
2.信号怎么出去？——led <= ~led这句代码，最终对应PCB上哪一根铜线、哪个焊盘、哪种电压摆幅？
3.错误怎么定位？—— 当它不亮，你是该看代码？看约束？看JTAG线？还是先拿万用表量量LED两端电压？
这三个问题，贯穿你未来所有FPGA项目——无论是驱动一块OLED屏，还是调试PCIe链路训练失败。
真正动手前：环境准备的几个硬性前提
别跳过这一步。很多“上板不亮”的问题，根源就在这里。
✅ 必须匹配的三要素
| 项目 | 要求 | 检查方式 |
|---|---|---|
| Vivado版本 | 2 |
