竞争冒险：那个在时钟沿上“抢跑”的幽灵
你有没有遇到过这样的情况——功能仿真完全通过，综合后网表也满足时序，FPGA原型板跑得稳稳当当，可一上流片，芯片在高温老化测试中突然开始丢包、状态机跳飞、寄存器值随机翻转？示波器抓不到明显毛刺，逻辑分析仪看到的信号“看起来都对”，但系统就是间歇性失能。
这不是玄学。这是竞争冒险（Race Hazard）在时序逻辑中的真实显形——一个不声不响、专挑PVT最恶劣时刻出手的幽灵。它不总在仿真里露脸，却常在量产良率报告里留下刺眼的百分点；它不靠大电压扰动，只借几皮秒的路径偏差与一个未对齐的时钟边沿，就能让整个状态机滑向非法深渊。
而它的藏身之处，恰恰就在我们每天敲下的always @(posedge clk)里。
当触发器开始“抢跑”：传播延迟不是参数，是变量
教科书里写的t_pd = 100ps是个典型值。但现实中的触发器，从来不是一台精密钟表。
同一颗芯片上，两个型号完全相同的DFF，实测传播延迟可能相差15ps；同一个DFF，在FF工艺角下输出翻转快，在SS角下慢了近一倍；更微妙的是——驱动强度、扇出负载、互连金属层厚度、甚至下方电源网格的IR Drop，都在实时改写这个数字。EDA工具签核时用的“最坏情况”，往往只是统计意义上的极值，而真正引发问题的，常常是那些局部路径间的微小但致命的相对偏差。
举个具体例子：
在一个DDR控制器的状态机中，state[2]和state[1]都来自同一组寄存器，经过几乎相同的译码逻辑，最终驱动地址多路选择器。但布线工具把state[2]走了一条短而直的M2金属线，state[1]却因绕开IP硬核被迫走了一段长M5蛇形线。结果：在某个温度点下，state[2]比state[1]早37ps到达MUX输入端。而MUX的使能信号恰好由state[0]经两级反相器生成——它的路径又刚好介于两者之间。
于是，在时钟上升沿到来的瞬间：
-state[2]已稳定为新值；
-state[0]刚完成翻转，使能打开；
-state[1]还在电平过渡区摇摆。
MUX输出的地址，就成了“半新半旧”的混合体。SDRAM收到的，是一个既非前一拍也非后一拍的有效地址——数据错写、总线锁死、甚至触发保护机制复位。
这已经不是传统意义上组合逻辑里的“毛刺”，而是时序逻辑中因路径延迟离散导致的采样态分裂（Sampling State Splitting）。
怎么抓住它？
别只盯着set_max_delay。试试这三步：
在关键反馈路径上启用
set_min_delay约束tcl # 强
